AD9959数据手册部分内容中文翻译Word文件下载.docx
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TheAD9959serialI/Oportoffersmultipleconfigurationstoprovidesignificantflexibility.TheserialI/OportoffersanSPI-compatiblemodeofoperationthatisvirtuallyidenticaltotheSPIoperationfoundinearlierAnalogDevices,Inc.,DDSproducts.Flexibilityisprovidedbyfourdatapins（SDIO_0/SDIO_1/SDIO_2/SDIO_3）thatallowfourprogrammablemodesofserialI/Ooperation.
AD9959的串行I/O端口提供了多种配置，提供显著的灵活性。
串行I/O端口提供了一个SPI兼容的操作模式，SPI操作与较早的模拟设备公司DDS产品几乎相同。
灵活性是通过四个数据引脚（sdio_0/sdio_1/sdio_2/sdio_3）允许四可编程串行I/O操作模式来实现的。
TheAD9959usesadvancedDDStechnologythatprovideslowpowerdissipationwithhighperformance.Thedeviceincorporatesfourintegrated,highspeed10-bitDACswithexcellentwidebandandnarrow-bandSFDR.Eachchannelhasadedicated32-bitfrequencytuningword,14bitsofphaseoffset,anda10-bitoutputscalemultiplier.
AD9959采用先进的DDS技术，提供低高性能低功耗。
该器件集成了四个高速10位DAC具有优良的宽带和窄带SFDR。
每个通道有一个专门的32位频率调谐字，14位相位偏移，和一个10位幅度调节输出。
TheDACoutputsaresupplyreferencedandmustbeterminatedintoAVDDbyaresistororanAVDDcenter-tappedtransformer.EachDAChasitsownprogrammablereferencetoenabledifferentfull-scalecurrentsforeachchannel.TheDDSactsasahighresolutionfrequencydividerwiththeREFCLKastheinputandtheDACprovidingtheoutput.TheREFCLKinputsourceiscommontoallchannelsandcanbedrivendirectlyorusedincombinationwithanintegratedREFCLKmultiplier（PLL）uptoamaximumof500MSPS.ThePLLmultiplicationfactorisprogrammablefrom4to20,inintegersteps.TheREFCLKinputalsofeaturesanoscillatorcircuittosupportanexternalcrystalastheREFCLKsource.Thecrystalmustbebetween20MHzand30MHz.ThecrystalcanbeusedincombinationwiththeREFCLKmultiplier.
DAC的输出供给参考必须通过电阻接到AVDD或接到AVDD中心抽头变压器。
每个DAC有自己的可编程参考，能提供各通道的不同满量程电流。
REFCLK作为输入时，DDS核心作为一个高分辨率分频器，以DAC提供输出。
REFCLK输入源对所有通道是一样的，可直接驱动或用于与一个集成的REFCLK乘法器组合（PLL），最高500MSPS。
PLL倍增因子可编程，从4到20的整数。
REFCLK输入还可作为一个振荡器电路，支持外部晶振作为参考源。
该晶振必须介于20兆赫和30兆赫。
晶振可用于与REFCLK倍频组合。
TheAD9959comesinaspace-saving56-leadLFCSPpackage.TheDDScore（AVDDandDVDDpins）ispoweredbya1.8Vsupply.ThedigitalI/Ointerface（SPI）operatesat3.3VandrequiresDVDD_I/O（Pin49）beconnectedto3.3V.TheAD9959operatesovertheindustrialtemperaturerangeof−40°
Cto+85°
C.
AD9959使用节省空间的56引脚LFCSP封装。
DDS的核心（AVDD和DVDD引脚）由1.8V供电。
数字I/O接口（SPI）的工作在3.3V，要求dvdd_I/O（引脚49）连接到3.3V。
AD9959可运行在超过工业温度范围的-40°
C到85°
C。
ABSOLUTEMAXIMUMRATINGS绝对最大额定值
Table2.表2
Parameter参数Rating额定值
MaximumJunctionTemperature最大结温150°
C
DVDD_I/O（Pin49）4V
AVDD,DVDD2V
DigitalInputVoltage（DVDD_I/O=3.3V）数字输入电压−0.7Vto+4V
DigitalOutputCurrent数字输出电流5mA
StorageTemperatureRange存储温度–65°
Cto+150°
OperatingTemperatureRange操作温度–40°
LeadTemperature（10secSoldering）焊接温度300°
θJA21°
C/W
θJC2°
C/W
Table3.PinFunctionDescriptions引脚说明
引脚
助记符
I/O
14针
描述
3
MASTER_RESET
I
6
高电平有效复位引脚；
将使AD9959内部寄存器复位到缺省状态，如寄存器图和位描述部分的描述。
4
PWR_DWN_CTL
外部电源控制（PDC）
40-43
P0-P3
1、3
5、7
用于调制（FSK,PSK,ASK）的数据引脚,启动/停止扫频累加器或用于输出幅度的斜坡上升或下降.数据同步于引脚SYNC_CLK（同步时钟54脚）.数据必需满足SYNC_CLK设置和保持时间的要求;
引脚的功能由数据配置说明位（PPC）控制（FR1[14:
12]）.
46
IO_UPDATE
8
上升沿使I/O口缓冲中的数据传送到活动寄存器。
数据同步于引脚SYNC_CLK（同步时钟54脚）.IO_UPDATE必需满足SYNC_CLK设置和保持时间的要求，以保证到DAC输出的数据有固定的延迟管道，否则，不确定有±
1个同路时钟（SYNC_CLK）周期的数据管道存在。
最小的脉冲宽度是1个同步时钟周期。
47
10
低电平片选；
允许多器件共用I/O总线。
48
SCLK
12
I/O操作的串行数据时钟；
数据位在SCLK的上升沿写入，在下降沿读取。
50
SDIO_0
9
串行数据引脚
5151
SDIO_1SDIO_2
11、13
用于串行数据引脚或启动输出幅度的斜坡上升或下降
53
SDIO_3
14
用于串行数据引脚或启动输出幅度的斜坡上升或下降；
在单位或2位模式，此引脚用于SYNC_I/O。
如果SYNC_I/O功能未使用，连接到地或逻辑0。
在单位或者2位模式中，不要让此引脚浮地。
THEORYOFOPERATION操作原理
DDSCOREDDS核心
TheAD9959hasfourDDScores,eachconsistingofa32-bitphaseaccumulatorandphase-to-amplitudeconverter.Together,thesedigitalblocksgenerateadigitalsinewavewhenthephaseaccumulatorisclockedandthephaseincrementvalu
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