四位二进制减计数器Word文件下载.docx

1、指导教师：2014年6月19日专业负责人：学院教学副院长：2014年6月20日摘要Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、 VerilogHDL 以及 AHDL （Altera Hardware Description Language 等多种设计输入 形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Multisim 是 Interactive Image Technologies （Electronics Workbench 公司推出 的以 Windows 为基础的仿真工具，适用于板级的模拟 /数字

2、电路板的设计工作。 它包含了电路原理图的图形输入、 电路硬件描述语言输入方式， 具有丰富的仿真 分析能力。 Multisim 为用户提供了丰富的元器件，并以开放的形式管理元器件， 使得用户能够自己添加所需要的元器件。在Quartusll8.1软件中，建立名为wq的工程，用四位二进制减法计数器的 VHDL 语言实现了四位二进制减法计数器的仿真波形图， 同时进行相关操作， 锁 定了所需管脚，将其下载到实验箱。在Multisim软件中，通过选用四个时钟脉冲下降沿触发的 JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制 减法计数器（缺 1001,1010）的驱动方

3、程。在 Multisim 软件里画出了四位二进制 减法计数器的逻辑电路图。 分析由红绿灯的亮灭顺序及状态， 和逻辑分析仪里出 现波形图，证明四位二进制减法计数器设计成功。关键字：VHDL语言；四位二进制减计数器； QUARTUS n； Multisim1.课程设计目的 12.设计框图 . 13.实现过程 . 23.1QUartuS实现过程 23.1.1建立工程 23.1.2VHDL源程序 43. 1 .3波形仿真 53. 1 .4引脚锁定与下载 73. 1 .5仿真结果分析 . 93.2MULTISIM实现过程 93.2.1求驱动方程 93.2.2画逻辑电路图 . 113.2.3逻辑分析仪的仿

4、真 123.2.4 结果分析 134.总结. 145.参考文献 151.课程设计目的1.了解四位二进制减法计数器的工作原理和逻辑功能;2学会用VHDL语言对计数器进行编译和仿真；3.掌握Quartusll的使用方法；4.掌握Multisim的使用方法。2.设计框图状态转换图是描述时序电路的一种方法， 具有形象直观的特点，即其把所用 触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步减法计数器用四个 CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了 1001 1010两个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转

5、换图如下：CP四位二进制同步减法计数器C输入减法计数脉冲输出进位信号A :结构示意框图1111 mo 1161+ 1100 11 七00 01110000 0001 0010- 001 100 +0401 舗 0110（缺 1001,1010）B:状态转换图3.实现过程3.1. QuartusH实现过程3.1.1建立工程（1）点击File New Project Wizard 创建一个新工程。点击 Next，为工程选择存储目录、工程名称、顶层实体名等，并点击 Next，若目录不存在，系 统可能提示创建新目录，如图1所示，点击“是”按钮创建新目录；（3）点击Next，进入设备选择对话框，如图 3

6、,这里选中实验箱的核心芯 片 CYCLONE 系列 FPGA 产品 EP1C6Q240C8;（4）点击Next，系统显示如图4，提示是否需要其他EDA工具，这里不选 任何其他工具；图4是否需要其他EDA工具（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击 Finish，工程创建向导将生成一个工程， 在窗口左侧显示出设备型号和该工程的 基本信息等；图5创建工程的各属性总结3.1.2VHDL源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;en tity wq isport（C

7、P,r:in std_logic;q:out std_logic_vector（3 dow nto 0）; end wq;architecture behavioral of wq issignal count:stdogic_vector（3 downto 0）; beg in process（cp,r）beg inif r=0 then cou nt=1111; elsif cpeve nt and cp=1 the n if count=1011 thencou nt1000 else coun t=co un t-1; if cou nt=0000then cou ntelse cou

8、n t end if;end if;end process;qNew创建一个设计文件，选择设计文件的类型为 VHDL File ,如图6；图6创建设计文件（2）在编辑窗口中编辑程序，并存盘，如图 7；图7编辑程序（3）点击Process in g-Start Compilati on编译该文件，系统将开始编译，结束后,给出提示信息和编译结果，如图 8所示；（5）建立时序仿真文件,选择“ Vector Waveform File ”，如图9；图9建立时序仿真文件Nock Finder.，单击L诫，再单击（6）出现的界面中，在 Name空白处击右键，Insert Insert Node or Bu

9、s单击 -OQOK并对其进行仿真，如图10所示;图11仿真结果（8）仿真后存盘3.1.4引脚锁定与下载各引脚的锁定如表1所示:信号名称引脚cp28q3101q2100q199q098r53表1锁引脚I，引脚的锁定和下载分别如图12和图13所示：kidrtui It - f j wt1wc| - r |fiF- rnarjP丄竺1凶创1附bFiw | 伽:qf丄T也十咋材*LT卩：PE.36aij1* lHH. kidQ2tfqXdrtptftppjje4円列J - LHTL 虑歸SB，曲 rrtmi tj.nd M4i h-w-aN.iMFix 股切.prr n图12锁引脚图13下载3.1.5

10、仿真结果分析仿真波形图可以看出减法计数器的工作过程：由 1111起依次递减，最后减 至0000后再由1111起进行下一个周期的循环，其中缺少 1001,1010两个状态。 当复位键复位后，回到1111重新开始循环。3.2 Multism 实现过程3.2.1求驱动方程选择四个时钟脉冲下降沿触发的 JK触发器，因要使用同步电路，所以时钟方程应该为CP。CP1 CP? CP3 CP（1）求状态方程由所示状态图可直接画出如表2所示电路次态Q31 1 Q； 1 Qn 1 Q： 1的卡诺图, 再分解开便可以得到如表3 （a） （b） （c） （d） 所示各触发器的卡诺图。Q01000111101111000000100001001101000110010110111100111011010111XXXX1000表2次态Q31 1 Q2 1 Q： 1 Q01 1的卡诺图 由上述卡诺图可求出Q31 1、Q； 1、Q： 1、Q01 1表达式如下所示:Q3 Q2XU1 二1表3 （a） Q31 1的卡诺图QonQa7-八表3（b） Q2 1的卡诺图QoQa Q2Xn1 jH1w表3 （c） Q； 1的卡诺图Qsoooiiiioo/J/ i丄V表3 （d） Q：根据卡诺图进行相应化简即得到状态方程，如下：Qn iononQnQnononoqoniQ?