四位二进制减计数器Word文件下载.docx
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指导教师：
2014年6月19日
专业负责人：
学院教学副院长：
2014年6月20日
摘要
QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Multisim是InteractiveImageTechnologies（ElectronicsWorkbench公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。
它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。
在Quartusll8.1软件中，建立名为wq的工程，用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。
在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步
电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制减法计数器（缺1001,1010）的驱动方程。
在Multisim软件里画出了四位二进制减法计数器的逻辑电路图。
分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图，证明四位二进制减法计数器设计成功。
关键字：
VHDL语言；
四位二进制减计数器；
QUARTUSn；
Multisim
1.课程设计目的1
2.设计框图.1
3.实现过程.2
3.1QUartuS实现过程2
3.1.1建立工程2
3.1.2VHDL源程序4
3.1.3波形仿真5
3.1.4引脚锁定与下载7
3.1.5仿真结果分析.9
3.2MULTISIM实现过程9
3.2.1求驱动方程9
3.2.2画逻辑电路图.11
3.2.3逻辑分析仪的仿真12
3.2.4结果分析13
4.总结.14
5.参考文献15
1.课程设计目的
1.了解四位二进制减法计数器的工作原理和逻辑功能;
2•学会用VHDL语言对计数器进行编译和仿真；
3.掌握Quartusll的使用方法；
4.掌握Multisim的使用方法。
2.设计框图
状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步减法计数器用四个CP下降沿触发的JK
触发器实现，其中有相应的跳变，即跳过了10011010两个状态，这在状态转换
图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：
CP
四位二进制同步减法计数器
C
输入减法计数脉冲
输出进位信号
A:
结构示意框图
1111mo1161+1100—11七00——►0111
0000—00010010-001—100+0401——舗0110
（缺1001,1010）
B:
状态转换图
3.实现过程
3.1.QuartusH实现过程
3.1.1建立工程
（1）点击File—>
NewProjectWizard创建一个新工程。
点击Next，为
工程选择存储目录、工程名称、顶层实体名等，并点击Next，若目录不存在，系统可能提示创建新目录，如图1所示，点击“是”按钮创建新目录；
（3）点击Next，进入设备选择对话框，如图3,这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8;
（4）点击Next，系统显示如图4，提示是否需要其他EDA工具，这里不选任何其他工具；
图4是否需要其他EDA工具
（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，在窗口左侧显示出设备型号和该工程的基本信息等；
图5创建工程的各属性总结
3.1.2VHDL源程序
libraryIEEE;
useIEEE.STD_LOGIC_1164.ALL;
useIEEE.STD_LOGIC_UNSIGNED.ALL;
entitywqis
port（CP,r:
instd_logic;
q:
outstd_logic_vector（3downto0））;
endwq;
architecturebehavioralofwqis
signalcount:
std」ogic_vector（3downto0）;
beginprocess（cp,r）
begin
ifr='
0'
thencount<
="
1111"
;
elsifcp'
eventandcp='
1'
thenifcount="
1011"
then
count<
1000"
elsecount<
=count-1;
ifcount="
0000"
thencount<
elsecount<
endif;
endif;
endprocess;
q<
=count;
endbehavioral;
3.1.3波形仿真
（1）点击File->
New创建一个设计文件，选择设计文件的类型为VHDLFile,
如图6；
图6创建设计文件
（2）在编辑窗口中编辑程序，并存盘，如图7；
图7编辑程序
（3）点击Processing->
StartCompilation编译该文件，系统将开始编译，结束后,
给出提示信息和编译结果，如图8所示；
（5）建立时序仿真文件,选择“VectorWaveformFile”，如图9；
图9建立时序仿真文件
NockFinder.
，单击
L诫
，再单击
（6）出现的界面中，在Name空白处击右键，Insert—InsertNodeorBus单击-OQOK并对其进行仿真，如图10
所示;
图11仿真结果
（8）仿真后存盘
3.1.4引脚锁定与下载
各引脚的锁定如表1所示:
信号名称
引脚
cp
28
q3
101
q2
100
q1
99
q0
98
r
53
表1锁引脚
I，
引脚的锁定和下载分别如图12和图13所示：
^kidrtuiIt-fjwt^1'
wc|-r^|fiF-^'
'
^r^narj
P
丄竺1"
凶创1附b
Fiw|伽:
qf
丄
~T~
也十咋材
*
LT
卩：
PE.36
aij«
1*lHH.kidQ
2
tf
■q£
X
drtptft
ppjje
4
円列
J>
-LHTL虑歸
SB■，曲r
<
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WMl
m.E"
讪
«
dkp-巾
Pfcw
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1.3-fL-HTL^rUt>
rt»
mit
j.
ndM4
i^h-w-a
N.iM
Fix股切.prr^n
图12锁引脚
图13下载
3.1.5仿真结果分析
仿真波形图可以看出减法计数器的工作过程：
由1111起依次递减，最后减至0000后再由1111起进行下一个周期的循环，其中缺少1001,1010两个状态。
当复位键复位后，回到1111重新开始循环。
3.2Multism实现过程
3.2.1求驱动方程
选择四个时钟脉冲下降沿触发的JK触发器，因要使用同步电路，所以时钟
方程应该为CP。
CP1CP?
CP3CP
（1）求状态方程
由所示状态图可直接画出如表2所示电路次态Q311Q；
1Qn1Q：
1的卡诺图,再分解开便可以得到如表3（a）（b）（c）（d）所示各触发器的卡诺图。
Q01
00
01
11
10
1111
0000
0010
0001
0011
0100
0110
0101
1011
1100
1110
1101
0111
XXXX
1000
表2次态Q311Q21Q：
1Q011的卡诺图由上述卡诺图可求出Q311、Q；
1、Q：
1、Q011表达式如下所示:
Q3Q2X\
U1二
1
—
表3（a）Q311的卡诺图
Qon
Qa
\7
■-—-■
八
表3（b）Q21的卡诺图
Qo
QaQ2X\
n
1j
H
〔1
w
表3（c）Q；
1的卡诺图
Qs
oo
oi
ii
io
o
/
J
/i
―丄
V
表3（d）Q：
根据卡诺图进行相应化简即得到状态方程，如下：
Qni
onon
QnQn
ononoq
oni
Q?
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