数字逻辑电路设计实验教案赵蕙Word文档下载推荐.docx

1、实验步骤1 设计根据半加器和全加器列出真值表，写出输出函数，因为实验要求使用“与非门”实现，将输出函数转换为“与非门”形式，画出使用与非门实现半加器和全加器的电路图。半加器与非门电路 全加器与非门电路2 连线请特别注意VCC和GND的连接，不要接错，以免芯片烧毁！所用芯片的Vcc连起来接+5V；所用芯片的GND连起来接地（GND）。电路的输入接实验平台开关，电路的输出接实验平台的发光管。实验提供的74LS00芯片逻辑与引脚图如下。每块芯片中有四组 2 输入端与非门（正逻辑），根据步骤1设计的电路图，搭建半加器电路需要5个与非门（ 可使用2块74LS00芯片），搭建全加器电路需要9个与非门（可使

2、用3块74LS00芯片）。双列直插封装74LS00芯片逻辑图和引脚图3 验证开关向上拨为“1”，向下拨为“0”；发光管为“1”时点亮， 为“0”时熄灭。根据真值表，检验你所搭建的半加器和全加器电路，是否满足设计要求。教你一招：实验平台上可能有个别开关、发光管故障，可以将导线一端接开关，一端接发光管，如果开关向上拨时，发光管点亮；开关向下拨时，发光管熄灭， 说明开关、发光管、导线都是好的。完成连线后的电路可能有误，在没有万用表的情况下，此法也可帮你检查电路故障。实验报告要求1 填妥姓名、班级外，必须填写完成报告的日期（年月日），以后的实验报告要求里不再冗述。2 写出使用TTL小规模集成电路芯片7

3、4LS00完成半加器的设计和实现的完整过程（根据功能要求列真值表-写输出函数-将输出函数变换成“与非门”形式-画出电路图-根据芯片引脚连线-验证结果）3 结合实验中接触和使用的小规模集成电路，请说说什么是集成电路？常用的中小规模集成电路产品有哪些？ 4 实验过程中你遇到了哪些问题？实验刚开始时，你觉得计算机硬件课程的实验最难理解的地方在哪里？5 实验一和实验二使用两种不同的方式（小规模集成电路，可编程器件）实现全加器电路，就两种方式谈谈你实验的体会。实验二 FPGA设计流程 全加器II EDA/SOPC实验开发平台，实验二以后的所有实验都使用此开发平台。根据实验平台提供的Altera公司可编程

4、器件FPGA（现场可编程门阵列），使用Altera公司的EDA设计开发工具QuartusII，用原理图方式设计实现全加器电路，电路的输入接实验平台开关，电路输出接实验平台的发光管。希望同学们能够通过实验掌握使用可编程器件设计实现数字电路的方法。 使用可编程器件进行数字电路设计，将传统的“设计硬件搭试焊接”过程变为“设计编译下载”的过程，其主要工作都在计算机内完成，先将设计输入计算机，再由开发系统将其转换成编程文件下载到可编程器件中。 全加器电路图的设计同实验一。1 新建工程实验室机器安装的设计环境为：Quartus II Version 9.0。双击桌面图标，运行Quartus II软件。用N

5、ew Project Wizard工具选项创建此设计的工程，并设计相关信息。点击菜单项File- new project wizard，出现introduction对话框，如图 1。图 1单击next，进入Directory，name，Top-Level Entity设置对话框，选择工程存放路径（请在E盘或F盘新建一个工程相文件夹，实验室的C盘、D盘及桌面被保护）、工程名称和顶层模块名称（本例工程名和顶层模块名均设为fadder。）注意：所有的名称和路径均不能包含空格和汉字。如图 2。图 2跳过图 3所示Add Files对话框，该对话框设置用来将已存在的设计文件加入到工程中。图 3点击nex

6、t，进入Family & devices settings对话框，指定FPGA器件为Cyclone系列的EP1C12F324C8，如图 4。Cyclone系 列FPGA是Altera公司最初（20XX年）的低成本FPGA。20XX年和20XX年，Altera公司又推出了更新的，密度更高的Cyclone II和Cyclone III系列FPGA，进一步巩固它在大批量、低成本应用解决方案中的地位。图 4图 5图 5对话框用来设置第三方EDA工具，包括综合工具，仿真工具和时序分析工具，这里我们点击Next跳过。图 6信息显示区编译状态区资源管理区工程工作区标题栏菜单栏工具栏图 7最后，新建工程向导会

7、根据你之前一步一步的设置，给出一个工程设置概述页如图 6，单击finish完成工程创建。完成后，QuartusII界面如图 7所示。所有在新建工程向导中进行的设置，在工程建立完成后，都可以通过QuartusII菜单项进行修改。2 设计输入 new，出现新建源文件对话框如图 8，数字电路的设计文件总的来说有两种方式，原理图方式和硬件描述语言方式，这次实验我们使用原理图方式设计电路，所以选择新建一个“Block Diagram/Schematic File”文件，图 8，点击“OK”按钮，打开原理图编辑器。图 8原理图编辑器的工具栏如图 10所示，工具栏上的按钮作用依次分别是“分离窗口切换”、“选

8、择”，“添加文字”、“符号工具”、“块工具”、“正交结点工具”、“正交总线工具”、“正交管道工具”、“橡皮筋工具”、“部分线选择工具”、“放大缩小工具”、“全屏”、“查找工具”、“水平翻转”、“垂直翻转”、“逆时针90度翻转”、“矩形工具”、“椭圆工具”、“直线工具”、“弧线工具”。图 9 QuartusII提供了许多基本库元件给用户使用，根据实验一全加器的设计，共需要9个“2输入与非门电路”模块。在原理图编辑区的空白处双击鼠标，或点击符号工具打开Symbol对话框如图 9。在Symbol对话框中，设计全加器电路需要的“与非门”可以通过选择 “Primitives-logic”基本原件库中的“

9、nand2”模块，点击“OK”，将该模块加入原理图中。 重复该过程，或在原理图编辑区选中已经添加好的nand2模块，使用Ctrl+C和Ctrl+V继续添加。 全加器电路的输出端口和输入端口，在Symbol对话框中，使用 “Primitives-pin”库中的“input”模块和“output”模块，添加到原理图中。添加完成后，可以在原理图中双击各个输入输出模块，为它们改名，尽量让端口名称具有可读性，本例可改为Ai、Bi、Ci-1、SHi、Si、Ci如图 11。 与非门、输入端口、输出端口之间的连接使用“正交结点工具”完成。 完成后的原理图如图 11。图 10图 11设计输入完成后，保存文件，将

10、模块名命名为顶层模块名，即新建工程时指定的顶层模块名，本例为：fadder.bdf。新建的文件默认情况下会自动加入到工程中。3 逻辑综合为工程添加好设计文件以后，下一步就是对工程设计进行综合，本例使用QuartusII软件内嵌的分析综合工具Analysis & Synthesis进行。点击工具栏中按钮，对设计进行综合。Analysis & Synthesis将检查工程的逻辑完整性和一致性。设计如果综合通过，编译状态显示区中Analysis & Synthesis步骤前面会显示绿色的勾，如果设计有错误，会显示红色的叉，如图 12，出错行号及错误原因会显示在信息显示区中，如图 13。图 12图 1

11、3根据错误原因提示修改设计，完成修改后，重新综合，直到综合通过，资源管理区中可以点击顶层模块名称前的号，显示模块间的树形结构，编译状态显示区的Analysis & Synthesis步骤前显示绿色的勾，如图 14。图 14初学者往往不习惯阅读错误信息。实际上学会读懂错误信息是很有用的！4 功能仿真在综合通过以后，只能够说明设计符合语法规范，但并不能保证设计满足功能要求，需要通过功能仿真，来验证电路功能是否符合设计要求，功能仿真的考察是的电路在理想环境下的行为，不考虑电路门延迟与线延迟。这里使用QuartusII自带的波形图仿真工具进行。1） 新建仿真波形图文件要使用QuartusII自带的波形

12、图仿真工具进行仿真，首先要新建一个波形图文件。在File菜单中选择New，出现如图 8中所示对话框，在Verification/Debugging Files页中选择Vector Waveform File，点击OK按钮，出现一个空的波形图文件，如图 15。图 152） 添加观察信号结点用菜单Edit-Insert-Insert Node or Bus，打开如图 16所示对话框。可以直接在Name文本框中直接输入信号名称，也可以通过点击按钮Node Finder，打开结点查询对话框来如图 17，来添加需要观察的信号。图 16本例在Node Finder对话框的Filter选项下拉菜单中选择Pi

13、ns:all，然后点击List按钮，在Nodes Found列表中，选中Ai、Bi、Ci-1、SHi、Si、Ci信号，双击或使用按钮，将它们添加到观察信号中。最后点击“OK”按钮，完成观察信号的添加。图 173） 编辑输入波形在Name栏中选中输入信号的名称，这组输入信号所在的行将被高亮，如图 18。通过菜单Edit-Value，或者直接使用工具栏按钮对输入信号的波形进行设定。图 18如图 19工具栏上的按钮作用分别是“分离窗口切换”、“选择”，“添加文字”、“编辑波形”、“放大缩小”、“全屏幕切换”、“查找”、“替换”、“设置为Unknown”、“置0”、“置1”、“设置为高阻”、“设置为W

14、eak Unknown”、“设置为Weak Low”、“设置为Weak High”、“设置为Dont Care”、“设置为取反”、“设置计数值”、“设置时钟”、“设置为任意值”、“设置随机值”、“贴齐网格线”、“排序”。图 19信号添加完成并且编辑好波形后，保存文件，本例为fadder.vwf。4） 在QuartusII中指定仿真文件用菜单Assignment-Setting在Simulator Settings中，设置Simulation mode为“Functional”，设置fadder.vwf为仿真输入文件，仿真结束的条件可以根据需要在Simulation Period项中选择，如图 20选择仿真运行80ns结束。点击“OK”按钮完成设置 。图 205） 生成功能仿真网表用菜单ProcessingGenerate Functional Simulation Netlist。如果缺少这一步，在仿真运