定点补码一位乘法器的设计与实现Word格式文档下载.docx

1、第2章 详细设计方案.1顶层方案图的设计与实现 321.器件的选择与引脚锁定2.13编译、综合、适配 522 功能模块的设计与实现22.2选择器模块的设计与实现72.2.3 乘数补码移位寄存器模块的设计与实现 12.4部分积移位寄存器模块的设计与实现132 仿真调试4第3章 编程下载与硬件测试16参考文献17附 录（电路原理图） 8第1章 总体设计方案.1 设计原理 在计算两个补码相乘时，可以通过Both算法来实现定点补码一位乘的功能。布斯（ooth）算法采用相加和相减的操作计算补码数据的乘积,oth算法对乘数从低位开始判断,根据后两个数据位的情况决定进行加法、减法还是仅仅进行移位操作。讨论当

2、相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时,对被乘数或部分积的处理上与原码乘法有某些类似,差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。Bth乘法规则如下:假设X、都是用补码形式表示的机器数，X补和Y补=YYYY,都是任意符号表示的数。比较法求新的部分积，取决于两个比较位的数位,即Y+1Yi的状态。首先设置附加位Yn+1=0,部分积初值0补=。当n0时，判断YnYn+1,若YY+1=0或1，即相邻位相同时,上次部分积右移一位,直接得部分积。若YnYn+=01,上次部分积加X补，然后右移一位得新部分积。若Y+=10,上次部分积加-X补，然后右移一位得新部分积。当n0时

3、,判nYn+（对应于0Y1），运算规则同（1）只是不移位。即在运算的最后一步,乘积不再右移。1.2 设计思路 首先要采用原码值输入，乘数和被乘数皆为8位。而且根据补码一位乘法运算规则:（1） 如果 y = n+1，部分积z 加，再右移一位；（2） 如果 n yn1 =01，部分积加 x 补,再右移一位；（3） 如果 yn yn1= 10，部分积加-补，再右移一位;这样重复进行 n+1步,但最后一步不移位。包括一位符号位,所得乘积为 2n1 位,其中n 为尾数位数。 设计一个二输入三选一选择器对可能的三种情况进行选择。当选择器中输入为YYi+1为0或者11时,由一寄存器一端接GND,另一端对其进

4、行零输入;当选择器中输入为Yii+1为01时，对其进行X补输入；当选择器中输入为 +为10时，对X补输入端加一非门和一加法器对其进行取反加1输入。输出结果与一个一端接G初始置零的寄存器相连接于一个加法器，实现部分积加法运算;计算结果存放于两个相同的移位寄存器中,当部分积相加之后，由两个移位寄存器同时对部分积的和进行移位操作。最后由两个移位寄存器的输出端连接至选择器重新选择进行循环操作，直到部分积移位结束。定点补码一位乘法器的设计总框图如图11所示。图1.1 定点补码一位乘法器的设计总框图.3 设计环境硬件环境:伟福OP000型计算机组成原理实验仪、XCV20实验板、微机；DA环境:Xix fo

5、undatn f.设计软件、CO2000仿真软件。第2章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图是用来实现补码一位乘法器乘数与被乘数的输入和取补，以及结果的寄存和输出、二输入三输出选择器和运算控制电路、移位电路等逻辑功能，采用原理图设计输入方式完成,电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后,把输入以及输出信号安排到XC20指定的引脚上去,实现芯片的引脚锁定。21.创建顶层图形设计文件顶层图形文件的设计实体主要由取补电路（封装为QB）,二输入三输出选择器（基于D2-4E的改装），乘数移位寄存器（封装为1）,部分积移位寄存器（基于FD实现）,加法器（基于AD8

6、的改装）,等模块组装而成的一个完整的可编程逻辑芯片U0。顶层图形文件结构如图.1所示： 图.1 顶层图形文件结构图 .1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP200型计算机组成原理实验仪和CV20实验板,故采用的目标芯片为ilix XCV0可编程逻辑芯片。（2）引脚锁定把顶层图形文件中的所有输入、输出信号对应到Xilnx XCV200芯片指定的引脚上去，实现芯片的引脚锁定,各信号及Xilx CV200芯片引脚对应关系如表.1所示：表2.1 信号和芯片引脚对应关系图形文件中的输入输出信号200芯片引脚信号RD0ZCLOCK213FJW47R4V8S80SP81S

7、3P8484S5P8S68SP8YP95Y2P6Y39Y4100Y5P101Y612YP103P61P73E2P2E3P74P0E566E65E7P642.1.3编译、综合、适配利用ilinxfudaton f31的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。. 功能模块的设计与实现功能模块主要由取补电路，二输入三输出选择器,移位寄存器,部分积移位寄存器等模块组成,由ilix XV可编程逻辑芯片分别实现。2.1取补模块的设计与实现进行求补的方法就是从数的最右端开始，由右向左，直到找出第一个“1”，例如，

8、。则以左的每一个输入位都求反，即1变0，变1。最右端的起始链式输入必须永远置成“0”。当控制信号线为“1”时,启动对2求补的操作；当控制信号线为“0”时,输出将和输入相等。可以利用符号位来作为控制信号。（1）创建求乘数补码电路模块设计原理图乘数求补电路原理结构如图.1所示：图2.1 乘数求补电路原理结构图（） 创建元件图形符号 其元件图形符号如图22所示：图22 求补电路模块元件图形符号（3）功能仿真对创建的取补模块进行功能仿真，验证其功能的正确性,可用Xilinx foundaio f1编译器的Simator模块实现。仿真结果如图23所示：图.3 取补电路模块仿真结果.2.选择器模块的设计与

9、实现选择器主要由一个D-4E芯片和逻辑门电路控制选择输出。输入端输入的值分别为,以及“”（八个输入端为一组）。D2-4芯片的和端的“0”和“”控制,，当为0时，输出为高电平，即为输出值为1,通过逻辑门电路实现输出为的值;当为10时,输出为为 高电平,即为输出值为1,通过逻辑门电路实现输出为的值;当为00时，输出为为 高电平，即为输出值为1,同时当为11时,输出为为高电平，即为输出值为，由于此时和输出值为相同,故此两条数据线通过一个或门输出一条数据线,此时输出值为“”。正好实现三输入一输出的选择器模块。（1） 创建选择器设计原理图三输入一输出选择器原理结构如图2.4所示:图24 选择器原理框图

10、（2） 创建元件图形符号 其元件图形符号如图25所示图.5 选择器元件图形符号对创建的三输入一输出器模块进行功能仿真,验证其功能的正确性，可用Xiinxoundaton f1编译器的imulator模块实现。仿真结果如图2.6所示： 图2.6 选择模块仿真结果图2乘数补码移位寄存器模块的设计与实现乘数补码移位寄存器模块由八个二选一选择器（MUXY）,9个寄存器（FD）组成，端输入的是个低电平信号其余都为高电平信号。MXCY选择器由控制信号端，输入端和，以及输出端组成，当端为低电平信号时,选择输出值，当端为高电平信号时,选择输出值。每次的输出信号寄存到F中,MUXCY输出端连接下一位的寄存器，这

11、样就实现了移位寄存的功能。移位的和两个输出端恰好为和的两个值，和的两个值要分别接到选择器的和端。（1）创建乘数补码移位寄存器模块设计原理图。 乘数补码移位寄存器原理结构如图.所示:图2.7 乘数补码移位寄存器原理结构图（2）创建元件图形符号其元件图形符号如图2.所示: 图28 乘数补码移位寄存器电路模块元件图形符号对创建的乘数补码移位寄存器模块进行功能仿真，验证其功能的正确性,可用Xil fondatin 31编译器的ulator模块实现。仿真结果如图9所示:图29 乘数补码移位寄存器模块仿真结果2.4 部分积移位寄存器模块的设计与实现部分积移位寄存器模块是由一个8位寄存器（FDCE）和四个逻

12、辑门电路组成，实现部分积移位寄存功能。由于部分积的初始值为“”，这样就要求8C寄存器的初始值为“”，只需要给清零端一个高电平的信号即可实现。进行部分积移位时,要求移位过程中保证符号位相同,这样就需要把第一位符号位复制为两个数,而其余的6位相继向下串一位,这样就实现了移位功能，同时还保证的符号位相同。（1）部分积移位寄存器设计原理图。部分积移位寄存器原理结构如图2.10所示:图2.0 部分积移位寄存器原理图（2）功能仿真对创建的寄存器模块进行功能仿真,验证其功能的正确性，可用inxoundato 3.编译器的Simulao模块实现。仿真结果如图2.11所示：图2.1 部分积移位寄存器仿真结果23

13、 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。通过多组数据进行仿真测试,分别对两个正数相乘，一个正数与一个负数相乘,两个负数相乘结果进行检验。（1）建立仿真波形文件及仿真信号选择功能仿真时,首先建立仿真波形文件，选择仿真信号,对选定的输入信号设置参数，选定仿真信号和设置参数。（）功能仿真结果与分析仿真结果分别如图2.1、所示。 图2.1 功能仿真波形结果由图2.12所示信息对比可知，多组仿真都完全正确,说明本设计能实现补码一位乘法计算功能。第3章 编程下载与硬件测试利用CO000仿真软件的编程下载功能,将得到.bt文件下载到V200实验板的XV00可编程逻辑芯片中。由于此次编译有点问题,最终没能成功下载到实验版的XCV00可编程逻辑芯片中。参考文献1 曹昕燕 EA技术实验与课程设计M北京：清华大学出版社，2062