非常实用的PCB可靠性设计规范(EMC)Word文档格式.doc

1、3.15模拟信号（Analog signal）23.16数字信号（Digital signal）23.17爬电距离（Creepage Distance）:23.18电气间隙（Clearance）34PCB约束规则34.1物理约束规则34.1.1间距34.1.2线宽34.1.3过孔大小44.1.4特殊区域规则44.2电气约束规则45电平和接口55.1LVTTL55.2LVCMOS55.3GTL/GTL+55.3.1GTL特性65.3.2GTL+特性65.3.3互连拓扑75.4SSTL85.4.1特性85.4.2兼容电平（端接方式）85.5HSTL105.5.1特性105.5.2兼容电平（端接方式

2、）115.6LVDS135.6.1LVDS参数135.6.2LVDS Configurations135.6.3PCB走线要求145.6.4端接155.6.5BLVDS165.6.6MLVDS165.7PECL175.7.1LVPECL参数175.7.2PECL之间的接口195.7.3PCB走线要求195.8CML205.8.1CML参数205.8.2CML之间的接口205.8.3PCB走线要求205.9LVDS、PECL和CML的接口215.9.1LVPECL与LVDS的接口215.9.2布局布线要求216存储器电路216.1SDRAM216.1.1SDRAM引脚说明及结构框图216.1.2

3、SDRAM的时序分析及计算226.1.3端接236.1.4SDRAM的PCB布线要求246.2DDR246.2.1DDR SDRAM引脚说明及结构框图246.2.2DDR的时序分析及计算246.2.3端接286.2.4DDR的布线要求296.3QDR SDRAM296.3.1QDR SDRAM引脚说明及结构框图296.3.2QDR存储器的时序分析及计算306.3.3端接306.3.4QDR存储器的布局布线要求316.4FCRAM326.4.1FCRAM引脚说明及结构框图326.4.2FCRAM时序分析及计算336.4.3FCRAM端接的选择336.4.4FCRAM布局布线要求346.5RAMB

4、US DRAM356.5.1RAMBUS DRAM引脚说明及结构框图356.5.2RDRAM的时序要求366.5.3RDRAM的布局布线要求407时钟电路447.1时钟电路的基本原理447.1.1晶体（crystal）和晶振（oscillator）447.1.2时钟驱动器457.1.3时钟锁相环467.1.4时钟信号的端接467.2时钟电路的布局507.3时钟电路的布线508模拟和数模混合电路528.1通用数模混合电路布局布线要求528.2DAC转换器538.2.1DAC转换器原理538.2.2PCB设计548.3ADC转换器原理558.3.1ADC转换器原理558.3.2PCB设计558.4

5、音频电路558.4.1时钟信号568.4.2电源供电电路（地、电源平面的分割）568.4.3按键开关噪声568.4.4电磁干扰568.5视频电路568.5.1时钟电路568.5.2电源供电电路（地/电源平面的分割）578.5.3其他布线要求579常用电源电路布局布线579.1线性稳压电源（LDO）579.1.1性能指标579.1.2电路原理方框图589.1.3外围电路布局要求589.1.4外围电路布线要求589.1.5典型电路分析589.2开关电源599.2.1性能指标599.2.2电路原理方框图599.2.3外围电路布局要求609.2.4外围电路布线要求609.2.5典型电路分析609.3通

6、讯电源模块619.3.1性能指标619.3.2电路原理图619.3.3外围电路布局要求629.3.4外围电路布线要求629.3.5典型电路分析6310以太网6310.1兼容性接口概念介绍6310.2100BASE-T型100Mb/s基带网络介绍6410.3MII6410.3.1MII接口的特点6410.3.2SMII6510.3.3SSMII6611光模块电路6711.1器件选型和PCB板材6711.2器件布局6711.3PCB布线6712接口电路6712.1E1接口6712.1.1电路布局、布线和接地6812.2电话口6912.2.1网络终端的电话口6912.2.2公务接口7012.3网口7

7、112.3.1电路7212.3.2电路布局、布线7212.3.3电源和地层的连接7313附录7313.1走线的载流能力7313.2过孔和电流的关系7513.3安全间距761 范围本标准规定了PCB设计过程中必须遵守的各项基本要求。本标准适用于公司EDA设计。2 规范性引用文件3 术语和定义下列术语和定义适用于本标准。3.1 同步动态随机存储器（Synchronous Dynamic Random Access Memory）同步动态随机存储器（Synchronous Dynamic Random Access Memory）的简称是SDRAM。，同步是指时钟频率与CPU前端总线的系统时钟频率相

8、同，并且内部的命令的发送数据和数据的传输都以它为准；动态是指存储阵列需要不断刷新来保证数据不丢失；随机是指数据不是线性一次存储，而是自由指定地址进行数据的读写。3.2 双倍速率SDRAM（Double Data Rate SDRAM）双倍速率同步动态随机存储器（Double Data Rate SDRAM）简称DDR SDRAM，DDR SDRAM在原有的SDRAM的基础上改进而来。DDR SDRAM可在一个时钟周期内传送两次数据。3.3 四倍数据流SDRAM（Quad-Data Rate SDRAM ）四倍数据流SDRAM（Quad-Data Rate SDRAM ）简称QDR SDRAM，

9、是在DDR SDRAM的基础上发展起来的存储器。与DDR SDRAM或SDRAM不同的是，QDR SDRAM可在一个时钟周期内传送四次数据（两次读与两次写数据）。3.4 快速随机访问存储器（fast cycle random access memory ）快速随机访问存储器（fast cycle random access memory ）简称FCRAM,创造性地把DRAM型器件的密度优势与高速SRAM相对应的随机周期时间性能结合在一起。3.5 RUMBUS DRAMRUMBUS DRAM简称RDRAM，是Rambus公司开发的具有系统带宽的新型DRAM，它能在很高的频率范围内通过一个简单的总

10、线传输数据。RDRAM更象是系统级的设计，它包括下面三个关键部分：（1）基于DRAM的Rambus（RDRAM）；（2）Rambus ASIC cells（专用集成电路单元）；（3）内部互连的电路，称为Rambus Channel（Rambus通道）。3.6 抖动（Jitter）脉冲的输出边缘与其理想位置的偏差。从产生原因上可分为两种基本类型：随机抖动和非随机抖动（即确定性抖动），总抖动为两者之和。从表现形式上可分为三种基本类型：周期差抖动（Cycle-cycle jitter）周期抖动（Period jitter）长期抖动（Long-term jitter）。3.7 容性耦合（Capacit

11、ive coupling）容性耦合，即电场耦合，引发耦合电流，干扰源上的电压变化在被干扰对象上引起感应电流而导致电磁干扰。3.8 感性耦合（Inductive coupling）感性耦合，即磁场耦合，引发耦合电压，干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。3.9 串扰（Crosstalk）容性耦合信号和感性耦合信号统称为串扰。3.10 偏斜（Skew）同时发生的两个信号在到达时间上的差异，包括驱动器件自身的输出偏斜（内部偏斜）和由电路板线路的布线差异引起的电路板延时的差异（外部偏斜）。偏斜通过改变时钟边沿的到达来直接影响系统时序裕度，系统工作速度越高，偏斜在时钟

12、周期占用比例越大，此时必需将时钟偏斜减小3.11 建立时间（setup time）建立时间是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。3.12 保持时间（hold time）保持时间是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。3.13 传播延迟（Propagation delay）信号在传输线上传输的延时称为传播延迟。3.14 飞行时间（Flight time）飞行时间包含了传播延迟和信号上升沿变化两部分。3.15 模拟信号（Analog signal）是时间连续、数值也连续的物理量，它具有无穷多的数值。常为人们所熟知的许多物理量例如，温度，压力，速度，声音，重量以及位置等均是属于模拟性质的。而对于周期性模拟信号的基本参数之一是频率（f），也可用周期（T）来表示。两者之间的关系是f=1/T。3.16 数字信号（Digital signal）是时间上和数值上都是离散的，常用0和1来表示（即逻辑0和逻辑1）