EDAFPGA期末考试试题Word格式.doc

1、（4） 从逻辑门表示转换到版图表示（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P710答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P1112IP核具有规范

2、的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。2-1 叙述EDA的FPGA/CPLD设计流程。 P13161.设计输入（原理图/HDL文本编辑）；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P2426 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电

3、路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P3436OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL是怎样实现可编程组合电路与时序电路的?GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-

4、2 什么是基于乘积项的可编程逻辑结构? P3334，40GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P4041FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P5456APEX（Advanced Log

5、ic Element Matrix）系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和yb。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT（a1,a2,a3:IN STD_LOGIC_VECTOR（1 DOWNTO 0）;

6、-输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC）;-输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS（s0）IF s0=”0” THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS（s1）IF s1=”0” THEN outy=a1;ELSE outy=tmp;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出

7、此电路的VHDL设计文件。ENTITY MULTI ISPORT（CL: -输入选择信号 CLK0: OUT1:ARCHITECTURE ONE OF MULTI ISSIGNAL Q : PROCESS（CLK0）IF CLK EVENT AND CLK=1THEN Q=NOT（CL OR Q）;ELSEOUT1=Q;4-5.给出1位全减器的VHDL描述。要求： （1） 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2） 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句

8、来完成此项设计（减法运算是 x y - sun_in = diffr）底层文件1：or2a.VHD实现或门操作USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT（a,b:c:END ENTITY or2a;ARCHITECTURE one OF or2a ISc = a OR b;END ARCHITECTURE one;底层文件2：h_subber.VHD实现一位半减器ENTITY h_subber ISPORT（x,y:diff,s_out:END ENTITY h_subber;ARCHITECTURE ONE OF h_subber I

9、SSIGNAL xyz: STD_LOGIC_VECTOR（1 DOWNTO 0）;xyz diff;s_out NULL;顶层文件：f_subber.VHD实现一位全减器ENTITY f_subber ISPORT（x,y,sub_in:diffr,sub_out:END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberdiff,S_out:END COMPONENT;COMPONENT or2aSIGNAL d,e,f:u1:h_subber PORT MAP（x=x,y=y,diff=d,s_out=e）;u2:d,y=sub_in,diff=diffr,s_out=f）;u3:or2a PORT MAP（a=f,b=e,c=sub_out）;END ARCHITECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。MAX3256顶层文件ENTITY MAX3256 ISPORT （INA,INB,INCK: IN STD_LOGIC;INC:E,OUT:END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 IS COMPONENT LK35 -调用LK35声明语