EDAFPGA期末考试试题Word格式.doc
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（4）从逻辑门表示转换到版图表示（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
是核心地位（见图1-3）。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；
根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么?
P7~10
答：
在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5IP在EDA技术的应用和发展中的意义是什么?
P11~12
IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
2-1叙述EDA的FPGA/CPLD设计流程。
P13~16
1.设计输入（原理图/HDL文本编辑）；
2.综合；
3.适配；
4.时序仿真与功能仿真；
5.编程下载；
6.硬件测试。
2-2IP是什么?
IP与EDA技术的关系是什么?
P24~26
IP是什么?
答：
IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?
IP在EDA技术开发中具有十分重要的地位；
与EDA技术的关系分有软IP、固IP、硬IP：
软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；
软IP通常是以硬件描述语言HDL源文件的形式出现。
固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP提供设计的最终阶段产品：
掩模。
3-1OLMC（输出逻辑宏单元）有何功能?
说明GAL是怎样实现可编程组合电路与时序电路的。
P34~36
OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL是怎样实现可编程组合电路与时序电路的?
GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。
3-2什么是基于乘积项的可编程逻辑结构?
P33~34，40
GAL、CPLD之类都是基于乘积项的可编程结构；
即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。
3-3什么是基于查找表的可编程逻辑结构?
P40~41
FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。
3-7请参阅相关资料，并回答问题：
按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；
将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件?
MAXII系列又属于什么类型的PLD器件?
为什么?
P54~56
APEX（AdvancedLogicElementMatrix）系列属于FPGA类型PLD器件；
编程信息存于SRAM中。
MAXII系列属于CPLD类型的PLD器件；
编程信息存于EEPROM中。
4-3.图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='
0'
和'
1'
时，分别有y<
='
a'
和y<
b'
。
试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMUX221IS
PORT（a1,a2,a3:
INSTD_LOGIC_VECTOR（1DOWNTO0）;
--输入信号
s0,s1:
INSTD_LOGIC;
outy:
OUTSTD_LOGIC）;
--输出端
ENDENTITY;
ARCHITECTUREONEOFMUX221IS
SIGNALtmp:
STD_LOGIC;
BEGIN
PR01:
PROCESS（s0）
IFs0=”0”THENtmp<
=a2;
ELSEtmp<
=a3;
ENDIF;
ENDPROCESS;
PR02:
PROCESS（s1）
IFs1=”0”THENouty<
=a1;
ELSEouty<
=tmp;
ENDARCHITECTUREONE;
ENDCASE;
4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
ENTITYMULTIIS
PORT（CL:
--输入选择信号
CLK0:
OUT1:
ARCHITECTUREONEOFMULTIIS
SIGNALQ:
PROCESS（CLK0）
IFCLK‘EVENTANDCLK=’1’
THENQ<
=NOT（CLORQ）;
ELSE
OUT1<
=Q;
4-5.给出1位全减器的VHDL描述。
要求：
（1）首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。
（2）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计（减法运算是x–y-sun_in=diffr）
底层文件1：
or2a.VHD实现或门操作
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYor2aIS
PORT（a,b:
c:
ENDENTITYor2a;
ARCHITECTUREoneOFor2aIS
c<
=aORb;
ENDARCHITECTUREone;
底层文件2：
h_subber.VHD实现一位半减器
ENTITYh_subberIS
PORT（x,y:
diff,s_out:
:
ENDENTITYh_subber;
ARCHITECTUREONEOFh_subberIS
SIGNALxyz:
STD_LOGIC_VECTOR（1DOWNTO0）;
xyz<
=x&
y;
PROCESS（xyz）
BEGIN
CASExyzIS
WHEN"
00"
=>
diff<
;
s_out<
01"
10"
11"
WHENOTHERS=>
NULL;
顶层文件：
f_subber.VHD实现一位全减器
ENTITYf_subberIS
PORT（x,y,sub_in:
diffr,sub_out:
ENDENTITYf_subber;
ARCHITECTUREONEOFf_subberIS
COMPONENTh_subber
diff,S_out:
ENDCOMPONENT;
COMPONENTor2a
SIGNALd,e,f:
u1:
h_subberPORTMAP（x=>
x,y=>
y,diff=>
d,s_out=>
e）;
u2:
d,y=>
sub_in,diff=>
diffr,s_out=>
f）;
u3:
or2aPORTMAP（a=>
f,b=>
e,c=>
sub_out）;
ENDARCHITECTUREART;
4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。
MAX3256顶层文件
ENTITYMAX3256IS
PORT（INA,INB,INCK:
INSTD_LOGIC;
INC:
E,OUT:
ENDENTITYMAX3256;
ARCHITECTUREONEOFMAX3256ISCOMPONENTLK35--调用LK35声明语
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