CMOS数字集成电路设计-八位加法器实验报告Word文档格式.doc

1、3）建立测试激励源24）测试电路35）波形仿真4（二）4位全加器的电路设计与验证41）原理图设计42）生成符号图53）建立测试激励源54）测试电路65）波形仿真6（三）8位全加器的电路设计与验证71）原理图设计72）生成符号图73）测试激励源84）测试电路85）波形仿真96）电路参数11四、版图设计与验证13（一）1位全加器的版图设计与验证131）1位全加器的版图设计132）1位全加器的DRC规则验证143）1位全加器的LVS验证144）错误及解决办法14（二）4位全加器的版图设计与验证151）4位全加器的版图设计152）4位全加器的DRC规则验证163）4位全加器的LVS验证164）错误及解

2、决办法16（三）8位全加器的版图设计与验证171）8位全加器的版图设计172）8位全加器的DRC规则验证173）8位全加器的LVS验证184）错误及解决办法18五、设计总结18I一、 设计要求本次设计要求实现一个8位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。二、 设计思路基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位全加器级联成一个8位全加器。Figure2-1 1位加法器级联图如图Fig.1

3、所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。三、 电路设计与验证（一） 1位全加器的电路设计与验证1） 原理图设计Figure3-1 1位全加器的原理图（镜像型）如图Fig.3-1所示，为采用镜像型1位全加器的

4、原理图。其中A、B为两个输入信号也即两个一位加数，Cin为前一位的进位输入信号，Co为当前的进位输出信号，So为和输出信号。2） 生成符号图Figure3-2 1位全加器的符号图如图Fig.3-2所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin，右侧为输出信号，Co和So。3） 建立测试激励源为了验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。Figure3-3 1位全加器的测试激励如图Fig.3-3所示，为用verilog编写的1位全加器的测试激励

5、。初始状态三个输入信号都设为1，之后给A、B、Cin赋值三个不同频率的脉冲信号，能遍历三个输入中，全0、全1、两个1、一个1的所有情况。184） 测试电路Figure3-4 1位全加器的测试电路（模拟）Figure3-5 1位全加器的测试电路（数模混合）如图Fig.3-4,、Fig.3-5所示，为1位全加器的测试电路，Fig.3-4为加模拟信号激励，Fig.3-5为加数字信号激励。从中比较可以看出，当输入信号较多时，才用数目混合测试要比采用模拟激励测试要方便，电路会简单些。所以在接下来的4位全加器和8位全加器测试电路中，均采用数模混合方式。5） 波形仿真 Figure3-6 1位全加器的仿真波

6、形aFigure3-7 1位全加器的仿真波形b如图Fig.3-6,、Fig.3-7所示,为1位全加器的仿真波形图。从图Fig.3-6中可以看出，仿真波形结果与真值表相符合，从图Fig.3-7中可以看出1位全加器的延时为0.1ns.（二） 4位全加器的电路设计与验证Figure3-8 4位加法器的原理图如图Fig.3-8所示，为4位加法器的原理图设计。4位加法器采用4个1位加法器直接串联，前一级的输出直接连到下一级的输入。左侧为四位输入信号A3:0、B3:0和进位输入Cin，右侧为四位输出信号D3:0和进位输出Co.Figure3-9 4位加法器的符号图如图Fig.3-9所示，为检查并保存4位全

7、加器原理图后生成的符号图，左侧为输入信号A3:0、Cin，右侧为输出信号，Co和D3:0。为验证原理图是否满足逻辑要求，新建一个关于激励源的cell view，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。Figure3-10 4位全加器的测试激励如图Fig.3-10所示，为用verilog编写的4位全加器的测试激励。初始状态进位输入设为0，a3:0设为1001，b3:0设为0111；之后分别给每一位加数不同周期的脉冲信号，使得激励信号能够遍历所有的情况。Figure3-11 4位全加器的测试电路（数模混合）如图Fig.3-11所示，为4为全加

8、器测试电路，采用数目混合形式。从图中可以看出，采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲，简洁、方便。Figure3-12 4位全加器的仿真波形如图Fig.3-12所示，为4为全加器的仿真波形图，从图中可以看出，仿真波形结果与4位全加器真值表相符合。其中，关键路径上的延时为0.37ns，延时较大，这与每一级输出都加入一个反相器有很大关系。（三） 8位全加器的电路设计与验证Figure3-13 4位加法器的原理图如图Fig.3-13所示，为8位加法器的原理图设计。8位加法器采用2个4位加法器串联，前一级的输出直接连到下一级的输入。其中A7:0、B7:0分别为八位输入信

9、号，Cin为进位输入信号，D7:0为输出信号，Co为进位输出信号。Figure3-14 8位加法器的符号图如图Fig.3-9所示，为检查并保存8位全加器原理图后生成的符号图，左侧为两个八位的输入信号A7:0和进位输入信号Cin，右侧为A7:0与B7:0的和输出信号D7:0和进位输出信号Co。3） 测试激励源Figure3-15 8位全加器的测试激励如图Fig.3-15所示，为用verilog编写的8位全加器的测试激励。初始状态进位输入设为0，a7:0设为10100111，b7:0设为10011101；之后分别给每一位加数不同周期的脉冲信号，进位输入Cin设置为周期脉冲信号，使得激励信号能够遍历

10、所有的情况。Figure3-16 8位全加器的测试电路（数模混合）如图Fig.3-16所示，为8位全加器测试电路，采用数模混合形式。从图中可以看出，采用数模混合测试方法，电路比较简单，不需要每个输入信号都给一个模拟脉冲。当输入信号数目比较大时，采用数模混合方式更加有效。Figure3-17 8位加法器的仿真波形aFigure3-18 8位加法器的仿真波形bFigure3-19 8位加法器的仿真波形c如图Fig.3-17、Fig.3-18、Fig.3-19所示，为8位全加器的仿真波形，电路关键路径为从Cin到Co的路径，延时为160.64-159.98=0.66ns。Figure3-20 关键路

11、径上的最大延时波形如图Fig.3-20所示，为Cin到Co路径上的最大延时波形图。当A7:0=8hff，B7:0=8h00，Cin=1时候，测出Cin和Co的状态转换时间差即为关键路径上的最大延时。从图中可以看出，关键路径上的最大延时为80.87ns-80ns=0.87ns。Figure3-21 关键路径的上升时间波形如图Fig.3-21所示，为关键路径上的上升时间波形图，从图中可以看出，上升时间为80.536-80.445=0.091ns。Figure3-22 关键路径的下降时间波形如图Fig.3-22所示，为关键路径上的下降时间波形图，从图中可以看出，下降时间为160.628-160.56

12、6=0.062ns。下降时间比上升时间小的原因可能是pmos比nmos管速度慢。6） 电路参数* auCdl Netlist:* Library Name: wangkeqin2* Top Cell Name: 8_full_adder* View Name: schematic* Netlisted on: May 25 04:46:15 2012*.EQUATION*.SCALE METER*.MEGA*.GLOBAL gnd!+ vdd!*.PIN gnd!*+ vdd! wangkeqin2* Cell Name: 1_full_adder schematic.SUBCKT 1_full_adder A B Cin Co So*.PININFO Co:O So:O A:B B:B Cin:BMpmos_3p315 So net90 vdd! vdd! pmos_3p3 W