集成电路课设全加器.docx

1、集成电路课设全加器 课程设计课程名称： 集成电路CAD 设计名称： 全加器设计 专业班级： 电科1401班 学号： 20140学生姓名： 2017年1月19 日太原理工大学课程设计任务书学生姓名专业班级电科1401班课程名称集成电路CAD设计名称集成电路CAD课程设计设计周数1.5周设计任务主要设计参数设计一个一位全加器，并完成课设报告。报告基本内容应包括：(1) 功能要求(5分)。(2) 方案论证(5分)。(3) 系统总体设计(10分)。(4) 调试及性能分析，包括调试步骤与性能分析结果(60分)。(5) 源程序清单(15分)。(6) 设计小结(5分)。设计内容设计要求需要完成电路编辑、性能

2、仿真、版图绘制、LVS校验四部分的内容主要参考资 料集成电路CAD与实践学生提交归档文件CAD集成电路课程设计报告注：1.课程设计完成后，学生提交的归档文件应按照：封面任务书说明书图纸的顺序进行装订上交（大张图纸不必装订）。2.可根据实际内容需要续表，但应保持原格式不变。一、绪论1.1设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设

3、计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice， L-Edit与LVS。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件

4、特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。1.2课设基本任务：全加器设计(1)依据全加器的真值表，给出全加器的电路图完成全加器由电路图到晶体管级的转化（需提出至少2种方案）；(2)用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证；(3)完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；(4)遵

5、循设计规则完成全加器晶体管级电路图的版图，流程如下：版图布局规划基本单元绘制功能块的绘制布线规划总体版图；(5)用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度；(6)针对自己画的版图，给出实现该全加器的工艺流程图。二、电路设计方案原理:三个输入位：数据位A 和B，低位进位输入Ci 二个输出位：全加和S，进位输出C0表1 真值表ABCiSC00000000110010100110110010101011100111111根据一位全加器的输入输出关系得:图1 全加器原理图 方案一:传输门一位全加器图2：传输门一位全加器优点：晶体管使用数

6、目少缺点：电路功耗大方案二：互补静态CMOS实现的全加器图3：互补静态CMOS实现的全加器优点：静态功耗小缺点：晶体管数目多，占硅片面积大，延迟时间高三、电路特性仿真及分析3.1电路图全加器电路采用传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第2.3行的有源区，避免了形成寄生MOS管的可能。PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位。电路原理图如图4所示

7、：图4 一位全加器电路原理图3.2电路图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jan 10, 2015 at 22:57:48* Waveform probing commands.probe.options probefilename=Module1.dat+ probesdbfile=C:UsersASUSDesktop集成电路实践tannerS-EditMYB3110433031.sdb+ probetopmodule=Module0.lib C:UsersASUSDesktop集成电路实践ic_techfi

8、lescz6h+_v20.lib tt* Main circuit: Module0M1 Co N2 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM2 Co N2 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M3 N2 A N12 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM4 N6 B Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM5

9、N5 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M6 N2 A N16 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M7 N5 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M8 N16 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M9 N2 Ci N5 Gnd NENH L=0.35u W=0.7u AD=66p PD=

10、24u AS=66p PS=24u M10 N2 Ci N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM11 N12 B N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM12 N6 A Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM13 N19 N2 N1 N1 NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M14 N1 A Gnd Gnd NENH L=0

11、.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M15 N1 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M16 N1 Ci Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M17 N19 Ci N10 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M18 N10 A N22 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=

12、24u M19 N22 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M20 SUM N19 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M21 N9 Ci Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM22 N9 A Vdd N4 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM23 N9 B Vdd N7 PENH L=0.35u W=1.4

13、u AD=66p PD=24u AS=66p PS=24uM24 N19 N2 N9 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM25 N13 B N11 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM26 N19 Ci N13 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM27 N11 A N9 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM28 SUM N19

14、 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uv29 Vdd Gnd 5.0v30 A Gnd pulse(0.0 5. 220n 1n 1n 200n 400n)v31 B Gnd pulse(0.0 5.0 100n 1n 1n 100n 200n)v32 Ci Gnd pulse(0.0 5.0 40n 1n 1n 50n 100n).model PENH PMOS.model NENH NMOS* End of main circuit: Module0VIN IN GND PULSE (0 3.3 0 10n 50n

15、100n).tran/op 10n 600n method=bdf.print tran v(A) v(B) v(Ci) v(SUM) v(Co).end3.3一位全加器电路仿真分析波形给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析。.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 7

16、0n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图5所示：图5一位全加器电路原理图输入输出仿真波形四、一位全加器电路的版图绘制4.1版图与DRC验证结果用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。一位全加器版图如图6所示：图6 一位全加器电路版图及DR

17、C验证结果4.2TSpice进行仿真给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)

18、对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图7所示：图7一位全加器版图输入输出仿真波形4.3版图网表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: F:13tannerbantuwubingfeng.tdb* Cell: Cell0 Version 1.134* Extract Definition File: .LEdit90SamplesSPRexample1lights.ext* Extra

19、ct Date and Time: 07/02/2013 - 22:10.include F:13tannerTSpice70modelsml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Warning: Layers with Unassi

20、gned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers with Zero Resistance.* * * * * NODE NAME ALIASES* 1 = SUM (29,27.5)* 7 = CO (-138.5,36.5)* 12 = B (-77.5,99)* 15 = GND (20.5,34.5)* 16 = A (-85.5,99)* 17 = C (-69.5,99)* 19 = VDD

21、(19.5,86.5)M1 SUM 2 VDD VDD PMOS L=2u W=11u * M1 DRAIN GATE SOURCE BULK (3 71 5 82) M2 2 13 10 VDD PMOS L=2u W=11u * M2 DRAIN GATE SOURCE BULK (-26 71 -24 82) M3 5 B 6 VDD PMOS L=2u W=11u * M3 DRAIN GATE SOURCE BULK (-11 71 -9 82) M4 VDD C 5 VDD PMOS L=2u W=11u * M4 DRAIN GATE SOURCE BULK (-5 71 -3

22、82) M5 10 C VDD VDD PMOS L=2u W=11u * M5 DRAIN GATE SOURCE BULK (-34 71 -32 82) M6 6 A 2 VDD PMOS L=2u W=11u * M6 DRAIN GATE SOURCE BULK (-17 71 -15 82) M7 SUM 2 GND GND NMOS L=2u W=6u * M7 DRAIN GATE SOURCE BULK (3 40 5 46) M8 2 13 8 GND NMOS L=2u W=6u * M8 DRAIN GATE SOURCE BULK (-26 40 -24 46) M9

23、 3 B 4 GND NMOS L=2u W=6u * M9 DRAIN GATE SOURCE BULK (-11 40 -9 46) M10 GND C 3 GND NMOS L=2u W=6u * M10 DRAIN GATE SOURCE BULK (-5 40 -3 46) M11 8 C GND GND NMOS L=2u W=6u * M11 DRAIN GATE SOURCE BULK (-34 40 -32 46) M12 4 A 2 GND NMOS L=2u W=6u * M12 DRAIN GATE SOURCE BULK (-17 40 -15 46) M13 VDD

24、 B 10 VDD PMOS L=2u W=11u * M13 DRAIN GATE SOURCE BULK (-42 71 -40 82) M14 VDD B 18 VDD PMOS L=2u W=11u * M14 DRAIN GATE SOURCE BULK (-58 71 -56 82) M15 11 B VDD VDD PMOS L=2u W=11u * M15 DRAIN GATE SOURCE BULK (-78 71 -76 82) M16 13 C 11 VDD PMOS L=2u W=11u * M16 DRAIN GATE SOURCE BULK (-70 71 -68

25、82) M17 10 A VDD VDD PMOS L=2u W=11u * M17 DRAIN GATE SOURCE BULK (-50 71 -48 82) M18 18 A 13 VDD PMOS L=2u W=11u * M18 DRAIN GATE SOURCE BULK (-62 71 -60 82) M19 VDD A 11 VDD PMOS L=2u W=11u * M19 DRAIN GATE SOURCE BULK (-86 71 -84 82) M20 VDD 13 CO VDD PMOS L=2u W=11u * M20 DRAIN GATE SOURCE BULK

26、(-106 71 -104 82) M21 GND B 8 GND NMOS L=2u W=6u * M21 DRAIN GATE SOURCE BULK (-42 40 -40 46) M22 GND B 14 GND NMOS L=2u W=6u * M22 DRAIN GATE SOURCE BULK (-58 40 -56 46) M23 9 B GND GND NMOS L=2u W=6u * M23 DRAIN GATE SOURCE BULK (-78 40 -76 46) M24 13 C 9 GND NMOS L=2u W=6u * M24 DRAIN GATE SOURCE

27、 BULK (-70 40 -68 46) M25 8 A GND GND NMOS L=2u W=6u * M25 DRAIN GATE SOURCE BULK (-50 40 -48 46) M26 14 A 13 GND NMOS L=2u W=6u * M26 DRAIN GATE SOURCE BULK (-62 40 -60 46) M27 GND A 9 GND NMOS L=2u W=6u * M27 DRAIN GATE SOURCE BULK (-86 40 -84 46) M28 GND 13 CO GND NMOS L=2u W=6u * M28 DRAIN GATE

28、SOURCE BULK (-106 40 -104 46) * Total Nodes: 19* Total Elements: 28* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 1 seconds.END五、LVS检查匹配用layout-Edit中的lvs对一位全加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位全加器电路原理图与版图的匹配程度；输出结果如下图8所示：图8 一位全加器LVS检查匹配图由上图的Circuits

29、are equal.可得电路原理图和版图完全匹配。六、总结在本次课程设计过程中我学习到了许多课堂上无法学到的东西。它能够让我对课堂上学到的知识进行查漏补缺，而且锻炼了我的逻辑思考能力。在本次课程设计过程中我遇到一些课堂中从未有过的问题，通过网络查找和同学交流，大大促进了实训进程。并在过程中进一步提高自身的创作、创新水平，扎实基础，扩展所学。本次版图课程设计使用tanner软件绘出一位全加器的电路原理图，版图并进行仿真与匹配检查。在绘制电路原理图过程中，由于改错了EXPORT netlist的路径，所以在导出网表的时候出现问题，把原来的库文件给覆盖了，最后复制新的库文件才把问题解决了。在绘制版图的时候要注意交叠的距离，间距，因为所要画的管子多所以尽量要节省面积，所以尽量用最小宽度来画。最后还要进行DRC检查。 在导出网表的时候一定要先Replace Setup,如果不进行这一步那么后面不能导出网表，在lvs匹配检查的时候一定要把库文件加入电路原理图，否则在匹配的时候就会出现警告，并且在匹配检查的时候一定要把激励屏蔽。在TSpice仿真时候要把激励加入，要仿真的时序加上，最后要分析仿真出来的波形与自己