高山流水音乐设计.docx

1、高山流水音乐设计EDA课程设计报告高山流水音乐设计学 校：阜阳师范学院学 院：物电学院班 级：08电子一班成员及学号：李 泽：（200840620116）李 鹏：（）张 程：（）吴 浩：（）侯 进：（）陈玉飞：（）指导教师：陈卫兵撰写日期：2010.12.12 目 录第一章 概述 3第二章 乐曲演奏电路原理.42.1 音乐演奏电路原理.42.2 音符频率的获得 42.3 乐曲节奏的控制 42.4 乐谱发生器 52.5 乐曲演奏电路原理框图 5章三章 音乐硬件演奏电路的设计实现 73.1 各个模块的功能简介 73.2 地址发生器模块 73.3 分频预置数模块 83.4 数控分频模块 103.5

2、music模块 133.6 顶层文件 17第四章 扩大乐曲硬件演奏电路的通用性.204.1 完善分频预置数模块的功能.204.2 更改乐曲.23第五章设计总结与心得体会.24第一章 概述乐曲演奏广泛用于自动答录装置、手机铃声、集团电话、及智能仪器仪表设备。实现方法有许多种，随着FPGA集成度的提高，价格下降，EDA设计工具更新换代，功能日益普及与流行，使这种方案的应用越来越多。如今的数字逻辑设计者面临日益缩短的上市时间的压力，不得不进行上万门的设计，同时设计者不允许以牺牲硅的效率达到保持结构的独特性。使用现今的EDA软件工具来应付这些问题，并不是一件简单的事情。FPGA预装了很多已构造好的参数

3、化库单元LPM器件。通过引入支持LPM的EDA软件工具，设计者可以设计出结构独立而且硅片的使用效率非常高的产品。 本课设在EDA开发平台上利用VHDL语言设计数控分频器电路，利用数控分频的原理设计乐曲硬件演奏电路，并定制LPM-ROM存储音乐数据，以“梁祝”乐曲为例，将音乐数据存储到LPM-ROM，就达到了以纯硬件的手段来实现乐曲的演奏效果。只要修改LPM-ROM所存储的音乐数据，将其换成其他乐曲的音乐数据，再重新定制LPM-ROM，连接到程序中就可以实现其它乐曲的演奏。第二章 乐曲演奏电路原理2.1 音乐演奏电路原理先介绍一下硬件电路的发声原理。声音的频谱范围约在几十到几千赫兹，若能利用程序

4、来控制FPGA某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。乐曲中的每一音符对应着一个确定的频率，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频，就可以在扬声器上连续地发出各个音符的音调。而要准确地演奏出一首乐曲，仅仅让扬声器能够发生是不够的，还必须准确地控制乐曲的节奏，即乐曲中每个音符的发生频率及其持续时间是乐曲能够连续演奏的两个关键因素。2.2 音符频率的获得 多个不同频率的信号可通过对某个基准频率进行分频器获得。由于各个音符的频率多为非整数，而分频系数又不能为小数，故必须将

5、计算机得到的分频系数四舍五入取整。若基准频率过低，则分频系数过小，四舍五入取整后的误差较大。若基准频率过高，虽然可以减少频率的相对误差，但分频结构将变大。实际上应该综合考虑这两个方面的因素，在尽量减少误差的前提下，选取合适的基准频率。本文中选取750KHz的基准频率。由于现有的高频时钟脉冲信号的频率为12MHz，故需先对其进行16分频，才能获得750KHz的基准频率。对基准频率分频后的输出信号是一些脉宽极窄的尖脉冲信号（占空比=1/分频系数）。为提高输出信号的驱动能力，以使扬声器有足够的功率发音，需要再通过一个分频器将原来的分频器的输出脉冲均衡为对称方波（占空比=1/2），但这时的频率将是原来

6、的1/2。由于最大分频系数是1274，故分频器采用11位二进制计数器能满足要求，乐曲中的休止符，只要将分频系数设为0，即初始值=211-1=2047，此时扬声器不会发声。2.3 乐曲节奏的控制 本课设的梁祝乐曲，最小的节拍为1/4拍，若将1拍的时间定为1秒，则只需要提供一个4Hz的时钟频率即可产生1/4拍的时长（0.25秒），对于其它占用时间较长的节拍（必为1/4拍的整数倍）则只需要将该音符连续输出相应的次数即可。 计数时钟信号作为输出音符快慢的控制信号，时钟快时输出节拍速度就快，演奏的速度也就快，时钟慢时输出节拍的速度就慢，演奏的速度自然降低。2.4 乐谱发生器本文将乐谱中的音符数据存储在L

7、PM-ROM中，如“梁祝”乐曲中的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒的时间，相应地，音符“3”就要在LPM-ROM中连续的四个地址上都存储。当一个4Hz的时钟来时，相应地就从LPM-ROM中输出一个音符数据。2.5 乐曲演奏电路原理框图 当一个4Hz的时钟脉冲来到时，乐谱发生器模块输出一个音符数据给分频系数模块，分频系数模块输出此音符相应的分频系数，将分频系数送给数控分频器模块，当12MHz的时钟脉冲来到时，数控分频器就根据分频系数输出相应的频率(即此音符所对应的发生频率)给扬声器，扬声器就可发出对应音符的声音来.连续的4Hz的时钟脉冲就将乐谱发生器里所存储的音符数据一

8、个接一个的送给了分频系数模块，再经过数控分频模块,最后扬声器一个接一个的发出音符数据所对应的声音来。曲子也就流畅的播放出来了.综上所述，得到乐曲演奏电路的原理框图如图1所示 图1第三章音乐硬件演奏电路的设计实现 音乐硬件演奏电路主要是用VHDL语言来设计，并利用QuartusII软件工具来编译、测试和仿真。3.1 各个模块的功能简介根据顶层原理图，共分为地址发生器模块、分频预置数模块、数控分频模块这三个模块。而music模块是存放乐曲中的音符数据，在我们的顶层原理图中并没有显示出来，地址发生器模块作为music模块中所定制的音符数据ROM的地址发生器，分频预置数模块提供分频预置数即给数控分频模

9、块提供计数初值。数控分频模块根据分频预置数输出各个音符所对应的频率。3.2 地址发生器模块 地址发生器模块设置了一个8位二进制计数器(计数最大值为138)，作为音符数据ROM的地址发生器。每来一个时钟脉冲信号(Clk)，8位二进制计数器就计数一次，ROM文件中的地址也就随着递增，音符数据ROM中的音符也就一个接一个连续的取出来了。3.2.1 地址发生器的VHDL设计这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒，四四拍的4分音符持续时间。例如，地址发生器在以下的VHDL逻辑描述中，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒

10、时间。那么相应随着程序中的计数器按4Hz的时钟频率作加法计数时，即随地址递增时，将从音符数据ROM中将连续取出4个音符“3”通过toneindex3.0端口输向分频预置数模块。这样梁祝乐曲中的音符就一个接一个的通过toneindex3.0端口输向分频预置数模块。程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY NoteTabs ISPORT (clk: IN STD_LOGIC;ToneIndex:OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END;AR

11、CHITECTURE one OF NoteTabs ISCOMPONENT MUSICPORT (address: IN STD_LOGIC_VECTOR(7 DOWNTO 0); inclock: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END COMPONENT;SIGNAL Counter: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINCNT8: PROCESS(clk,Counter)BEGINIF Counter=138 THEN Counter=00000000;ELSIF (clkEVENT

12、 AND clk=1) THEN CounterCounter,q=ToneIndex,inclock=clk);END one;程序的功能是每来一个时钟，地址值递增1，并将这个地址上所存储的音符数据输出。当Clk来了一个时钟脉冲，输出相应地址上的音符3，地址值递增1；接下来的三个时钟脉冲来时，输出也是音符3，地址连续递增3次；再下一个脉冲来时，输出为音符5等等都符合模块中的音符数据文件中的地址/数据表。3.3 分频预置数模块 分频预置数模块是乐曲简谱码对应的分频预置数查表电路。它提供了每个音符所对应的分频预置数，即给数控分频模块提供计数初值，以“梁祝”乐曲为例，列出了在这个乐曲中所用到的13

13、个音符的分频预置数。3.3.1 分频预置数模块的VHDL设计在这个模块的VHDL逻辑描述中设置了“梁祝”乐曲中全部音符所对应的分频预置数，共13个，每一音符的停留时间由音乐节拍和地址发生器模块的时钟（Clk）的输入频率决定，在此为4Hz。这13个值的输出由程序的4位输入值index3.0确定。输向程序4中index3.0的值又由地址发生器模块的输出toneindex3.0的输出值和持续时间决定。程序如下：library ieee;use ieee.std_logic_1164.all;entity tonetaba isport(index: in std_logic_vector(3 dow

14、nto 0); code: out std_logic_vector(3 downto 0); high: out std_logic; tone: out std_logic_vector(10 downto 0);end entity tonetaba;architecture one of tonetaba isbeginsearch:process(index)begincase index iswhen0000=tone=11111111111;code=0000;hightone=01100000101;code=0001;hightone=01110010000;code=001

15、0;hightone=10000001100;code=0011;hightone=10010101101;code=0101;hightone=10100001010;code=0110;hightone=10101011100;code=0111;hightone=10110000010;code=0001;hightone=10111001000;code=0010;hightone=11000000110;code=0011;hightone=11001010110;code=0101;hightone=11010000100;code=0110;hightone=1101100000

16、0;code=0001;highnull;end case;end process;end one;模块的功能是输出各个音符所对应的分频预置数，当index是“0000”，tone输出为2047，即休止符的分频预置数；当index是“0101”时， tone输出为1197即低音5的分频预置数；当index是“1111”时， tone输出为1728即高音1的分频预置数等等其它状态时，tone分别输出相应音符的分频预置数。3.4 数控分频模块 音符的频率由数控分频模块获得，这是一个数控分频电路。它是由一个初值可变的加法计数器构成。该计数器的模为2047，当计数器记满时，计数器产生一个溢出信号FUL

17、L，此溢出信号就是用作发音的频率信号。在计数器的输入端给定不同的初值，而此预置数就是表1中的计数初值，就可得到不同音符的发音频率信号。它计满时所需要的计数初值可由下式来表示。计数初值（Tone）=2047-分频系数而分频系数又可有下式来求：分频系数=基准频率/音符的发生频率低音时Tone值小，分频系数大，溢出信号周期长，扬声器发出的声音低，Tone随音乐的乐谱变化大，自动控制分频比，实现了数控分频，发生信号的频率与音调Tone成正比。这就是利用数控分频器自动演奏音乐的原理。3.4.1 数控分频模块的VHDL设计其时钟（Clk）端输入的是12MHz的信号，从数控分频器中出来的输出信号是脉宽极窄的

18、脉冲式信号，为了有利于驱动扬声器，需另加一个D触发器以均衡其占空比，这时的频率就变为原来的1/2，刚好就是相应音符的频率。数控分频模块中对Clk输入信号的分频比由11位预置数tone10.0决定。Fout的输出频率将决定每一个音符的音调，这样，分频计数器的预置值tone10.0与Fout的输出频率就有了对应关系。例如在分频预置数模块中若取tone10.0=1036，将发出音符为“3”音的信号频率。程序如下：use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity speakera isport(clk: in std_

19、logic; tone: in std_logic_vector(10 downto 0); spks: out std_logic);end entity speakera;architecture one of speakera issignal preclk,fullspks: std_logic;begindivideclk: process(clk)variable count4: std_logic_vector(3 downto 0);beginpreclk11 then preclk=1;count4:=0000;elsif clkevent and clk=1 then co

20、unt4:=count4+1;end if;end process;genspks: process(preclk,tone)-11variable count11: std_logic_vector(10 downto 0);beginif preclkevent and preclk=1thenif count11=16#7ff#then count11:=tone;fullspks=1;else count11:=count11+1;fullspks=0;end if;end if;end process;delayspks: process(fullspks)variable coun

21、t2: std_logic;beginif fullspksevent and fullspks=1 then count2:=not count2;if count2=1 then spks=1;else spksmegawizard plug-in manager，选择“creat a new”，然后按“next”键，进入图2所示界面。选择LPM-ROM；最后在browse下的栏中键入路径与输出文件名：“D:mucic.vhd”，注意后缀vhd小写。图2 (2)单击“next”键，将出现图3所示的界面，选择ROM数据位宽度为4，地址线宽为8，即设置此ROM能存储8位二进制数据共64个，然后

22、进入图4所示的窗口 图3 图4 （3）通过在图4所示窗口的“browse”钮，找到ROM中的加载文件路径和文件名：“D:alteraQuartusIImusic.mif”，注意ROM元件的inclock是地址锁存时钟。 此模块的功能是输出相应地址上所存储的音符数据，当address是0、1、2、3时，q的输出是3；当address是4、5、6时，q的输出是5；当address是7时，q的输出是6等等都符合模块中的音符数据文件中的地址/数据表。3.6 顶层文件程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Songer IS PORT (

23、CLK12MHZ: IN STD_LOGIC; CLK8HZ: IN STD_LOGIC; CODE1: OUT STD_LOGIC_VECTOR (3DOWNTO 0); HIGH1: OUT STD_LOGIC; SPKOUT: OUT STD_LOGIC);END ENTITY Songer;ARCHITECTURE one OF Songer IS COMPONENT NoteTabs PORT (clk: IN STD_LOGIC; ToneIndex: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END COMPONENT;COMPONENT ToneTabaPORT (Index: IN STD_LOGIC_VECTOR (3 DOWNTO 0); CODE: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); HIGH: OUT STD_LOGIC; Tone: OUT STD_LOGIC_VECTOR (10 DOWNTO 0);END COMPONENT;COMPONENT Speakera PORT (clk: IN STD_LOGIC