双二选一多路选择器课程设计.docx

1、双二选一多路选择器课程设计双二选一多路选择器课程设计双二选一多路选择器课程设计1.实验目的2.电路设计过程2.1设计二选一多路选择器2.2设计双二选一多路选择器3.仿真结果3.1创建工程准备工作3.2创建新工程3.3编译前置3.4全程编译3.5时序仿真4.总结一、实验目的1、学会利用Quartus 软件的原理图输入方法设计简单的逻辑电路；2、熟悉Quartus 软件的VHDL文本设计流程全过程；3、学习简单组合电路的设计，层次化的设计方法4、熟悉利用Quartus 软件对设计电路进行仿真的方法；二、电路设计过程1、设计2选1多路选择器a. 使用Quartus建立工程准备项目新建一个文件夹。在d

2、盘中，路径为D:wangchen 。打开Quartus软件从【File】【New】【VHDL】 新建文本编译窗口，出现新建项目框。输入源程序，编写2选1多路选择程序2选1多路源程序如下：ENTITY mux21a ISPORT (a,b,s:IN BIT; y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS(a,b,s)BEGINIF s=0 THEN y=a; ELSE y【New】【Block Diagram/Schematic File】 新建文本编译窗口，出现新建项目框，名为MUX.bdf在Blo

3、ck1.bdf窗口中任意处双击,弹出添加元件符号对话框图，这里选择如图所示元件。单击OK 。与门符号被附在鼠标指针上，在Block1.bdf窗口中适当位置点击一下，放置该符号。按ESC 键后，完成一次元件的放置，再选择与放置其它元件和引脚，双击引脚符号在弹出的对话窗口中可改变其名称 图 二选一多路选择器电路原理图C. 文件存盘、全程编译点击保存，文件名为muxk.bdf，再将muxk.bdf置为顶层,进行全程编译，直至编译成功。 图 编译d、建立全加器仿真文件点击新建按钮，选择othersVector Waveform File，出现仿真文件编辑界面如图所示。选择【Edit】【End time

4、】出现设置仿真时间长度对话框如图所示，如可设为50us，单击OK结束设置选择Node Finder出现查找节点对话框如图所示。在Filter栏中选择Pins:all，在Look in栏中选择Fadder，点击List按钮。出现节点列表选择对话框如图所示。点击中间全选按钮 再点击OK ，所示节点被加到波形编辑窗口如图所示。编辑输入波形,用鼠标左键单击图所示窗口的时钟信号名CLK，使之变成蓝色条，再单击左列的时钟设置键，下部分CLK的时钟周期设置为50ns；Clock窗口中的Duty cycle，占空比默认为50，即50%占空比。然后再分别设置EN和RST的电平，RST为复位端，EN为使能端。最后

5、设置好的激励信号波形如图下所示。 选择择菜单AssignmentSettings,即弹出如图选择仿真参数设置窗口。 选择【Processing】【Start simulation】或用快捷按钮进行波形仿真。仿真成功后，生成仿真波形如图所示程序分析：这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。实体mux21a是一个2选一选通电路，实体muxk是元件的例化，其作用是将两个mux21a组合成一个3选1多路选择器。三、仿真结果 二选一多路选择器仿真图双二选一多路选择器仿真图四、总结通过本次课程设计对二选一多路选择器的设计和实现，使我熟悉Quartuas的VHDL文本设计的全过程，并积累总结了一些经验，整个设计过程运用了VHDL语言进行描述、简单组合电路和多层次电路的设计。在二选一多路选择器仿真结果中出现延时，应该将a，b，s的周期增大些，且要保证单位为us，实验文件夹名字与程序中所用的实体名必须一致，负责导致程序运行时无法找到文件夹，无法正常工作。