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1、EDA复习题电子设计自动化复习题一选择题1 大规模可编程器件主要有 FPGA、 CPLD两类，以下对 CPLD结构与工作原理的描述中，正确的是 _C_。A. CPLD 即是现场可编程逻辑器件的英文简称；B. CPLD 是基于查找表结构的可编程逻辑器件；C. 早期的 CPLD是从 GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2 综合是 EDA设计流程的要点步骤， 综合就是把抽象设计层次中的一种表示转变为另一种表示的过程；在下面对综合的描述中， _C_是错误的。A. 综合就是将电路的高级语言转变为初级的，可与 FPGA / CPLD的基本结构相照

2、射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的照射过程，并且这种照射关系不是唯一的；C.综合是纯软件的变换过程，与器件硬件结构没关；D.为实现系统的速度、面积、性能的要求，需要对综合加以拘束，称为综合拘束。3 IP 核在 EDA技术和开发中拥有十分重要的地位， IP 分软 IP 、固 IP 、硬 IP ；以下所描述的 IP 核中，关于硬 IP 的正确描述为 _B_。A.供应用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的详尽电路；B.供应设计的最总产品 - 掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。4 下面对利用原理图输入

3、设计方法进行数字电路系统设计，那一种说法是不正确的_B_。A.原理图输入设计方法直观便利，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。5 嵌套使用 IF 语句，其综合结果可实现 _A_。A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。6 电子系统设计优化，主要考虑提高资源利用率减少功耗 - 即面积优化，以及提高运行速度 -即速度优化；指出以下那种方法不属于速度优化：_A_。A. 资源共享B. 流水线设计C. 寄存器配平

4、D. 要点路径法7 大规模可编程器件主要有FPGA、 CPLD两类，以下对FPGA结构与工作原理的描述中，正确的是_C_。A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于 SRAM的 FPGA器件，在每次上电后必定进行一次配置；D.在 Altera 公司生产的器件中， MAX7000系列属 FPGA结构。8 VHDL语言是一种结构化设计语言； 一个设计实体 （电路模块） 包括实体与结构体两部分，结构体描述 _D_。A.器件外面特点；B.器件的综合拘束；C.器件外面特点与内部功能；D.器件的内部功能。9 不完满的 IF 语句，其综合结果可实现 _A_

5、。A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出以下哪些方法是面积优化_B_。流水线设计资源共享逻辑优化 串行化寄存器配平 关 键路径法A. B. C. D. 11以下表记符中， _B_是不合法的表记符。A. State0B. 9moonC. Not_Ack_0D. signall12关于 VHDL中的数字，请找出以下数字中最大的一个：_A_。A.2#1111_1110#B.8#276#C.10#170#D.16#E#E113 IP 核在 EDA技术和开发中拥有十分重要

6、的地位， IP 分软 IP 、固 IP 、硬 IP ；以下所描述的 IP 核中，关于硬 IP 的正确描述为 _D_。A.供应用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的详尽电路；B.供应设计的最总产品 - 模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。14 在 VHDL语言中， 以下对进度（ PROCESS）语句的语句结构及语法规则的描述中，不正确的选项是 _C_。A.PROCESS为一无量循环语句；敏感信号发生更新时启动进度，执行完成后，等待下一次进度启动。B.敏感信号参数表中，不用然要列出进度中使用的所有输入信号；C.进度由说明部分、结构体部分、和

7、敏感信号三部分组成；D.目前进度中声明的变量不可以用于其他进度。15 VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 _B_。A.器件外面特点；B.器件的内部功能；C.器件的综合拘束；D.器件外面特点与内部功能。16以下表记符中， _B_是不合法的表记符。A. State0B. 9moonC. Not_Ack_0D. signall17以下那个流程是正确的基于EDA软件的 FPGA / CPLD 设计流程： BA.原理图 /HDL 文本输入适配综合功能仿真编程下载硬件测试B.原理图 /HDL 文本输入功能仿真综合适配编程下载硬件测试C.原理图 /

8、HDL 文本输入功能仿真综合编程下载适配硬件测试；D.原理图 /HDL 文本输入功能仿真适配编程下载综合硬件测试18.请指出 Altera Cyclone 系列中的 EP1C6Q240C8这个器件是属于 _A_A.FPGA B. CPLD C. CPU19.CPLD 的可编程是主要基于什么结构： 。 DA. 查找表（ LUT）；B.ROM可编程；C.PAL 可编程；D.与或阵列可编程；20. 流水线设计是一种优化方式，以下哪一项对资源共享描述正确 _ C。A.面积优化方法，不会有速度优化收效B.速度优化方法，不会有面积优化收效C.面积优化方法，可能会有速度优化收效D.速度优化方法，可能会有面积

9、优化收效21.在 VHDL语言中，以下对时钟边沿检测描述中，错误的选项是_D_。A. if clk event and clk =1 thenB. if falling_edge(clk) thenC. if clk event and clk =0 thenstable and not clk =1 then22.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出以下那种方法是速度优化_A_。A.流水线设计B.资源共享C.逻辑优化D.串行化23.PLD 的可编程主要基于请指出以下两种可编程逻辑基于的可编程结构：FPGA 基于 _A_CPLD

10、基于 _B_A.LUT 结构也许 B. 乘积项结构：24.以下优化方法中那两种是速度优化方法：_B_、 _D_A.资源共享 B. 流水线 C. 串行化 D. 要点路径优化25.FPGA 的可编程是主要基于什么结构：_A_A. 查找表（LUT）B. ROM可编程C. PAL可编程D. 与或阵列可编程26. 串行化设计是一种优化方式，以下哪一项对串行化设计描述正确：_C_A.面积优化方法，同时有速度优化收效B.速度优化方法，不会有面积优化收效C.面积优化方法，不会有速度优化收效D.速度优化方法，可能会有面积优化收效27. 关于 VHDL中的数字，请找出以下数字中数值最小的一个： _C_A. 2#1

11、111_1110#B. 8#276#C. 10#170#D. 16#E#E128.大规模可编程器件主要有 FPGA、 CPLD两类，以下对 CPLD结构与工作原理的描述中，正确的选项是： _D_A. CPLD 是基于查找表结构的可编程逻辑器件B. CPLD 即是现场可编程逻辑器件的英文简称C. 早期的 CPLD是从 FPGA的结构扩展而来D. 在 Xilinx 公司生产的器件中， XC9500系列属 CPLD结构29.基于 VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，依照自顶向下的设计流程，其先后序次应该是：_D_AB. CD核在EDA技术和开发中拥有十分重要

12、的地位，IP分软IP 、固IP 、硬IP ；以下所描述的IP核中，关于固IP的正确描述为：_D_A供应用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的详尽电路B供应设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是31.在 VHDL语言中，以下对进度（ PROCESS）语句的语句结构及语法规则的描述中，不正确的选项是： _D_A PROCESS为一无量循环语句B敏感信号发生更新时启动进度，执行完成后，等待下一次进度启动C目前进度中声明的变量不可以用于其他进度32进度由说明语句部分、 并行语句部分和敏感信号参数表三部分组成， 关于信号和变量的说法，哪一个是

13、不正确的： _A_A信号用于作为进度中局部数据储藏单元B变量的赋值是马上完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样样33. VHDL 语言共支持四种常用库，其中哪一种库是用户的 VHDL设计现行工作库： _D_A IEEE 库B VITAL 库C STD库D WORK工作库34.以下 4 个 VHDL表记符中正确的选项是： _D_A 10#128# B 16#E#E1 C 74HC124 D X_16二、 EDA名词讲解，写出以下缩写的中文（也许英文）含义：1.HDL硬件描述语言2.CPLD复杂可编程逻辑器件3.LUT显示查找表4.ASIC 专用集成电路5.SOC

14、单芯片系统6.VHDL 超高速集成电路硬件描述语言7.FPGA 现场可编程门阵列8.RTL 寄存器传输级9.SOPC单芯片可编程系统10.EAB嵌入式阵列块11.JTAG联合测试工作组12.GAL通用阵列逻辑13.IP 知识产权核或知识产权模块14.LPM参数化模块库15.UART通用异步守纪传输器16.ISP互联网供应商17.IEEE电气和电子工程师协会18.LABlibrary 库19.EDA电子设计自动化技术20.Synthesis解析与综合三 VHDL程序填空：1下面程序是带异步复位、同步置数和移位使能的 8 位右移移位寄存器的 VHDL描述，试补充完满。library ieee;sr

15、eg8b isport ( clk, rst : in std_logic;load,en : in std_logic;din: in_std-logic-vector_(7 downto 0);qb: out std_logic);end sreg8b;architecture behav of sreg8b issignal reg8 : std_logic_vector( 7 downto 0);beginprocess (clk,rst,load,en)beginif rst=1 then异步清零reg8 0;elsifclk event and lk=1then边沿检测if loa

16、d = 1 thenreg8 = din;同步置数elsifen=1 then移位使能reg8(6 downto 0) =reg(7 downto 1);end if;_end if_;end process;qb= _ reg8_ _; end behav;输出最低位2. 下面程序是 n 输入与门的 VHDL描述，试补充完满。_library_ ieee;use andn isgeneric_ (n : integer);-类属参数声明_port (a: in std_logic_vector(_n-1 _ downto 0);c: out std_logic);end;_architect

17、ure_ behav of_anda_ is - 结构体声明beginprocess (_ a_)_varible_ int : std_logic;- 变量声明begin_1_;int := _- 变量赋初值for I in alength 1 downto 0 loop- 循环判断if a(i) = 0 thenint := 0;end if;end loop;c = _int_;-输出判断结果end process;end behav;3.下面程序是 8 位分频器程序设计的 VHDL描述，试补充完满。LIBRARY IEEE;- 8位分频器程序设计USE PULSE ISPORT ( C

18、LK: IN STD_LOGIC;D: IN std-logic=vector(7 DOWNTO 0);FOUT: OUT STD_LOGIC );END;_pulse_ ISARCHITECTURE one OF _SIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)_variable_ _ CNT8 : STD_LOGIC_VECTOR(_7_ DOWNTO 0);BEGINIF _ _clk event and clk= 1_ THENIF CNT8 = THENCNT8 _:=d_ _; - 当 CNT8计数计满时，输入数据D被同步预置给计数

19、器 CNT8FULL = 1; -同时使溢出标志信号FULL输出为高电平ELSE CNT8 _ _:=cnt8+1_ _; - 否则连续作加 1计数FULL = 0; -且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(_full_)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULLEVENT AND FULL = 1 THENCNT2 _=notcnt2 _; - 若是溢出标志信号 FULL为高电平， D触发器输出取反IF CNT2 = 1 THEN FOUT = 1;ELSE FOUT

20、int_reg 0_; -resetWHEN 001 =int_regint_regint_regint_regint_reg NULL;END CASE;_end if_;END PROCESS;_data out=int-reg_; -connect internal register to dataout portEND bhv;5.下面程序是一个 16 位数控分频器的 VHDL描述，试补充完满。_LIBRARY_ IEEE;USE _IEEE。 ;ENTITY PULSE16 ISPORT ( CLK : IN STD_LOGIC;LOAD : IN STD_LOGIC;D: IN _

21、STD_LOGIC_; FOUT : OUT STD_LOGIC );END;_ARCHITECTURE_ one OF PULSE16 ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)_VARIABLE_ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINIF CLKEVENT AND CLK = 1 THENIF _LOAD_=1_ THEN- LOAD高电平置数CNT16 := D; FULL = 0;ELSEIF CNT16 = 111 THENCNT16 := D;FULL = 1;ELSECNT

22、16 := _CNT16+1_;- 计数加1FULL = 0;END IF;END IF;_;END PROCESS P_REG;P_DIV: PROCESS(_)- 溢出信号为敏感信号VARIABLE CNT2 : STD_LOGIC;BEGINIF _ THEN- FULL上升沿判断CNT2 := NOT CNT2;FOUT = CNT2;END IF;END PROCESS P_DIV;END;6.以下程序是一个 BCD码表示 0 99 计数器的 VHDL描述，试补充完满。library ieee;use cnt100b isport( clk, rst, en : in std_logic;cq : out std_logic_vector(7 downto 0);cout: out std_logic);end entity cnt100b;