EDA复习题.docx
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EDA复习题
《电子设计自动化》复习题
一．选择题
1．大规模可编程器件主要有FPGA、CPLD两类，以下对CPLD结构与工作原理的描述中，正
确的是_____C__。
A.CPLD即是现场可编程逻辑器件的英文简称；
B.CPLD是基于查找表结构的可编程逻辑器件；
C.早期的CPLD是从GAL的结构扩展而来；
D.在
Altera
公司生产的器件中，
FLEX10K系列属
CPLD结构；
2．综合是EDA设计流程的要点步骤，综合就是把抽象设计层次中的一种表示转变为另一种
表示的过程；在下面对综合的描述中，___C______是错误的。
A.综合就是将电路的高级语言转变为初级的，可与FPGA/CPLD的基本结构相照射的
网表文件；
B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的照射过程，并且这种照射关系不是唯一的；
C.综合是纯软件的变换过程，与器件硬件结构没关；
D.为实现系统的速度、面积、性能的要求，需要对综合加以拘束，称为综合拘束。
3．IP核在EDA技术和开发中拥有十分重要的地位，IP分软IP、固IP、硬IP；以下所描述
的IP核中，关于硬IP的正确描述为_____B_____。
A.供应用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的详尽电路；
B.供应设计的最总产品----掩膜；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的
___B___。
A.原理图输入设计方法直观便利，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法无法对电路进行功能描述；
C.原理图输入设计方法一般是一种自底向上的设计方法；
D.原理图输入设计方法也可进行层次化设计。
5．嵌套使用IF语句，其综合结果可实现_____A___。
A.带优先级且条件相与的逻辑电路；
B.条件相或的逻辑电路；
C.三态控制电路；
D.双向控制电路。
6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行
速度----
即速度优化；指出以下那种方法不属于速度优化：
___A________。
A.资源共享
B.流水线设计
C.寄存器配平
D.要点路径法
7．大规模可编程器件主要有
FPGA、CPLD两类，以下对
FPGA结构与工作原理的描述中，正
确的是
__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件；
B.FPGA是全称为复杂可编程逻辑器件；
C.基于SRAM的FPGA器件，在每次上电后必定进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，
结构体描述_____D______。
A.器件外面特点；
B.器件的综合拘束；
C.器件外面特点与内部功能；
D.器件的内部功能。
9．不完满的IF语句，其综合结果可实现___A_____。
A.时序逻辑电路
B.组合逻辑电路
C.双向电路
D.三态控制电路
10．
子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）
，以及提高运
行速度（即速度优化）；指出以下哪些方法是面积优化___B______。
①流水线设计
②资源共享
③逻辑优化④串行化
⑤寄存器配平
⑥关键
路径法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
11．
以下表记符中，____B______是不合法的表记符。
A.State0
B.9moon
C.Not_Ack_0
D.signall
12．
关于VHDL中的数字，请找出以下数字中最大的一个：
____A______。
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
13．IP核在EDA技术和开发中拥有十分重要的地位，IP分软IP、固IP、硬IP；以下
所描述的IP核中，关于硬IP的正确描述为____D______。
A.供应用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的详尽电路；
B.供应设计的最总产品----模型库；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
14．在VHDL语言中，以下对进度（PROCESS）语句的语句结构及语法规则的描述中，不
正确的选项是___C____。
A.PROCESS为一无量循环语句；敏感信号发生更新时启动进度，执行完成后，等待下一次进度启动。
B.敏感信号参数表中，不用然要列出进度中使用的所有输入信号；
C.进度由说明部分、结构体部分、和敏感信号三部分组成；
D.目前进度中声明的变量不可以用于其他进度。
15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体
两部分，结构体描述___B________。
A.器件外面特点；
B.器件的内部功能；
C.器件的综合拘束；
D.器件外面特点与内部功能。
16．
以下表记符中，____B______是不合法的表记符。
A.State0
B.9moon
C.Not_Ack_0
D.signall
17．
以下那个流程是正确的基于
EDA软件的FPGA/CPLD设计流程：
B
A.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试
B.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
18.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__A_____
A.FPGAB.CPLDC.CPU
19.CPLD的可编程是主要基于什么结构：
。
D
A.查找表（LUT）；
B.ROM可编程；
C.PAL可编程；
D.与或阵列可编程；
20.流水线设计是一种优化方式，以下哪一项对资源共享描述正确_C。
A.面积优化方法，不会有速度优化收效
B.速度优化方法，不会有面积优化收效
C.面积优化方法，可能会有速度优化收效
D.速度优化方法，可能会有面积优化收效
21.
在VHDL语言中，以下对时钟边沿检测描述中，错误的选项是__D_____。
A.ifclk’eventandclk=
‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=
‘0’then
’stableandnotclk=‘1’then
22.
子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）
，以及提高运行速
度（即速度优化）；指出以下那种方法是速度优化____A_____。
A.
流水线设计
B.
资源共享
C.
逻辑优化
D.
串行化
23.PLD的可编程主要基于请指出以下两种可编程逻辑基于的可编程结构：
FPGA基于____A_______
CPLD基于_____B_______
A.LUT结构也许B.乘积项结构：
24.以下优化方法中那两种是速度优化方法：
____B__________、___D___
A.资源共享B.流水线C.串行化D.要点路径优化
25.FPGA的可编程是主要基于什么结构：
___A_______
A.查找表（
LUT）
B.ROM可编程
C.PAL
可编程
D.与或阵列可编程
26.串行化设计是一种优化方式，以下哪一项对串行化设计描述正确：
____C_____
A.面积优化方法，同时有速度优化收效
B.速度优化方法，不会有面积优化收效
C.面积优化方法，不会有速度优化收效
D.速度优化方法，可能会有面积优化收效
27.关于VHDL中的数字，请找出以下数字中数值最小的一个：
___C_______
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
28.大规模可编程器件主要有FPGA、CPLD两类，以下对CPLD结构与工作原理的描述中，正确的选项是：
____D___
A.CPLD是基于查找表结构的可编程逻辑器件
B.CPLD即是现场可编程逻辑器件的英文简称
C.早期的CPLD是从FPGA的结构扩展而来
D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构
29.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能
仿真这四种，依照自顶向下的设计流程，其先后序次应该是：
____D_____
A．①②③④
B.②①④③
C．④③②①
D．②④③①
核在
EDA技术和开发中拥有十分重要的地位，
IP
分软
IP、固
IP、硬
IP；以下所描述的
IP
核中，关于固
IP
的正确描述为：
____D______
A．供应用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的详尽电路
B．供应设计的最总产品——模型库
C．以可执行文件的形式提交用户，完成了综合的功能块
D．都不是
31.在VHDL语言中，以下对进度（PROCESS）语句的语句结构及语法规则的描述中，不正确的选项是：
___D____
A．PROCESS为一无量循环语句
B．敏感信号发生更新时启动进度，执行完成后，等待下一次进度启动
C．目前进度中声明的变量不可以用于其他进度
32．进度由说明语句部分、并行语句部分和敏感信号参数表三部分组成，关于信号和变量的说法，哪一个是不正确的：
___A______
A．信号用于作为进度中局部数据储藏单元
B．变量的赋值是马上完成的
C．信号在整个结构体内的任何地方都能适用
D．变量和信号的赋值符号不一样样
33.VHDL语言共支持四种常用库，其中哪一种库是用户的VHDL设计现行工作库：
___D____
A．IEEE库
B．VITAL库
C．STD库
D．WORK工作库
34.以下4个VHDL表记符中正确的选项是：
__D_____
A．10#128#B．16#E#E1C．74HC124D．X_16
二、EDA名词讲解，写出以下缩写的中文（也许英文）含义：
1.HDL硬件描述语言
2.CPLD复杂可编程逻辑器件
3.LUT显示查找表
4.ASIC专用集成电路
5.SOC单芯片系统
6.VHDL超高速集成电路硬件描述语言
7.FPGA现场可编程门阵列
8.RTL寄存器传输级
9.SOPC单芯片可编程系统
10.EAB嵌入式阵列块
11.JTAG联合测试工作组
12.GAL通用阵列逻辑
13.IP知识产权核或知识产权模块
14.LPM参数化模块库
15.UART通用异步守纪传输器
16.ISP互联网供应商
17.IEEE电气和电子工程师协会
18.
LAB
library库
19.
EDA
电子设计自动化技术
20.
Synthesis
解析与综合
三．VHDL程序填空：
1．下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，
试补充完满。
libraryieee;
sreg8bis
port（clk,rst:
instd_logic;
load,en:
instd_logic;
din
:
in
_std-logic-vector
__（7downto0）;
qb
:
outstd_logic）;
endsreg8b;
architecturebehavofsreg8bis
signalreg8:
std_logic_vector（7downto0）;
begin
process（clk,
rst
load,en）
begin
ifrst='1'then
――异步清零
reg8<=
other=>
’0’;
elsif
clkeventandlk=
’1’
then
――边沿检测
ifload='1'then
reg8<=din;
――同步置数
elsif
en='1'then
――移位使能
reg8（6downto0）<=
reg（7downto1）
;
endif;
__endif
____;
endprocess;
qb<=__reg8_____;endbehav;
――输出最低位
2.下面程序是n输入与门的VHDL描述，试补充完满。
__library_
__ieee;
useandnis
generic
__（n:
integer）;
--
类属参数声明
_
port（
a
:
instd_logic_vector（
_n-1_downto0）;
c
:
outstd_logic）;
end;
___architecture
____behavof
_anda____is--结构体声明
begin
process（__a__）
_varible
_int:
std_logic;
--变量声明
begin
_’1’___;
int:
=_
--变量赋初值
forIina'length
–1downto0loop
--循环判断
ifa（i）='0'then
int:
='0';
endif;
endloop;
c<=_int
____;
--
输出判断结果
endprocess;
endbehav;
3.下面程序是8位分频器程序设计的VHDL描述，试补充完满。
LIBRARYIEEE;
--8
位分频器程序设计
USEPULSEIS
PORT（CLK
:
INSTD_LOGIC;
D
:
INstd-logic=vector
（7DOWNTO0）;
FOUT
:
OUTSTD_LOGIC）;
END;
_pulse__
____IS
ARCHITECTUREoneOF__
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS（CLK）
___variable_____________CNT8:
STD_LOGIC_VECTOR（__7___DOWNTO0）;
BEGIN
IF__clk’eventandclk=
’1’_THEN
IFCNT8=""THEN
CNT8_:
=d_______;--当CNT8计数计满时，输入数据
D被同步预置给计数器CNT8
FULL<='1';--同时使溢出标志信号
FULL输出为高电平
ELSECNT8___:
=cnt8+1__________;--否则连续作加1计数
FULL<='0';--
且输出溢出标志信号
FULL为低电平
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS（___full_
________）
VARIABLECNT2:
STD_LOGIC;
BEGIN
IFFULL'EVENTANDFULL='1'THEN
CNT2__<=notcnt2_;--若是溢出标志信号FULL为高电平，D触发器输出取反
IFCNT2='1'THENFOUT<='1';
ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
4.下面程序是8位通用寄存器的VHDL描述，试补充完满。
LIBRARYieee;
USEunicntrIS
PORT（clock,serinl,serinr:
INStd_logic;--serialinputs
mode:
INStd_logic_vector（2DOWNTO0）;--modecontrol
datain:
IN;std-logic-vector（7downto2）
--parallelinputs
dataout:
out:
Std_logic_vector（7DOWNTO0））;--paralleloutputs
ENDunicntr;
unicntr
IS
ARCHITECTUREbhvOF
SIGNALint_reg:
Std_logic_vector（7DOWNTO0）;
BEGIN
PROCESS（__clk_______,datain,serinl,serinr）
BEGIN
IFrising_edge（clock）THEN
CASEmodeIS
WHEN"000"=>int_reg<=_____other=>’0’________;--reset
WHEN"001"=>int_reg<=datain;--parallelload
WHEN"010"=>int_reg<=int_reg+1;--countup
WHEN"011"=>int_reg<=int_reg-1;--countdown
WHEN"100"=>int_reg<=_
int-reg（6downto0_）&serinl_
____;--shiftleft
WHEN"101"=>int_reg<=serinr&int_reg（7DOWNTO1）;--shiftright
WHENothers=>NULL;
ENDCASE;
______endif_______________;
ENDPROCESS;
___dataout<=int-reg
_______;--connectinternalregistertodataoutport
ENDbhv;
5.下面程序是一个16位数控分频器的VHDL描述，试补充完满。
___LIBRARY_______IEEE;
USE_IEEE。
;
ENTITYPULSE16IS
PORT（CLK:
INSTD_LOGIC;
LOAD:
INSTD_LOGIC;
D:
IN_STD_LOGIC____;FOUT:
OUTSTD_LOGIC）;
END;
___ARCHITECTURE_____oneOFPULSE16IS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS（CLK）
__VARIABLE____CNT16:
STD_LOGIC_VECTOR（15DOWNTO0）;
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IF__LOAD_=’1’_____THEN
--LOAD
高电平置数
CNT16:
=D;FULL<='0';
ELSE
IFCNT16="111"THEN
CNT16:
=D;
FULL<='1';
ELSE
CNT16:
=_CNT16+1__________;
--计数加
1
FULL<='0';
ENDIF;
ENDIF;
__________________;
ENDPROCESSP_REG;
P_DIV:
PROCESS（________）
--溢出信号为敏感信号
VARIABLECNT2:
STD_LOGIC;
BEGIN
IF____________________________________THEN
--FULL
上升沿判断
CNT2:
=NOTCNT2;
FOUT<=CNT2;
ENDIF;
ENDPROCESSP_DIV;
END;
6.以下程序是一个BCD码表示0～99计数器的VHDL描述，试补充完满。
libraryieee;
usecnt100bis
port（clk,rst,en:
instd_logic;
cq:
outstd_logic_vector（7downto0）;
cout:
outstd_logic）;
endentitycnt100b;
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