数字电子钟逻辑电路设计.docx
《数字电子钟逻辑电路设计.docx》由会员分享,可在线阅读,更多相关《数字电子钟逻辑电路设计.docx(10页珍藏版)》请在冰豆网上搜索。
![数字电子钟逻辑电路设计.docx](https://file1.bdocx.com/fileroot1/2023-2/6/a7e698be-588c-4201-8554-4eafba8a8907/a7e698be-588c-4201-8554-4eafba8a89071.gif)
数字电子钟逻辑电路设计
IMBstandardizationoffice【IMB5AB-IMBK08-IMB2C】
数字电子钟逻辑电路设计
课程设计课题
课题一课程设计课题
课题一数字电子钟逻辑电路设计
一、简述
数字电子钟是一种用数字显示秒、分、时、日的计时装置,与传统的机械钟相比,它具有走时准确,显示直观、无机械传动装置等优点,因而得到了广泛的应用。
小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟。
数字电子钟的电路组成方框图如图所示。
图数字电子钟框图
由图可见,数字电子钟由以下几部分组成:
石英晶体振荡器和分频器组成的秒脉冲发生器;校时电路;六十进制秒、分计数器,二十四进制(或十二进制)计时计数器;秒、分、时的译码显示部分等。
二、设计任务和要求
用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟,要求如下:
1.由晶振电路产生1Hz标准秒信号。
2.秒、分为00~59六十进制计数器。
3.时为00~23二十四进制计数器。
4.周显示从1~日为七进制计数器。
5.可手动校时:
能分别进行秒、分、时、日的校时。
只要将开关置于手动位置,可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。
6.整点报时。
整点报时电路要求在每个整点前呜叫五次低音(500Hz),整点时再呜叫一次高音(1000Hz)。
三、可选用器材
1.通用实验底板
2.直流稳压电源
3.集成电路:
CD4060、74LS74、74LS161、74LS248及门电路
4.晶振:
32768Hz
5.电容:
100μF/16V、22pF、3~22pF之间
6.电阻:
200Ω、10KΩ、22MΩ
7.电位器:
Ω或Ω
8.数显:
共阴显示器LC5011-11
9.开关:
单次按键
10.三极管:
8050
11.喇叭:
1W/4,8Ω
四、设计方案提示
根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计。
1.秒脉冲发生器
脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
如晶振为32768Hz,通过15次二分频后可获得1Hz的脉冲输出,电路图如图所示。
图秒脉冲发生器
2.计数译码显示
秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00~59,它们的个位为十进制,十位为六进制。
时为二十四进制计数器,显示为00~23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了。
周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表所示。
按表状态表不难设计出“日”计数器的电路(日用数字8代替)。
所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器。
Q4Q3Q2Q1
显示
1000
日
0001
1
0010
2
0011
3
0100
4
0101
5
0110
6
表状态表
3.校时电路
在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整。
置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入。
4.整点报时电路
当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决。
即
当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲;当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声。
五、参考电路
数字电子钟逻辑电路参考图如图所示。
图数字电子钟逻辑电路参考图
六、参考电路简要说明
1.秒脉冲电路
由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用。
2.单次脉冲、连续脉冲
这主要是供手动校时用。
若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正。
如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数。
若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正。
单次、连续脉冲均由门电路构成。
3.秒、分、时、日计数器
这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制。
从图3中可以发现秒、分两组计数器完全相同。
当计数到59时,再来一个脉冲变成00,然后再重新开始计数。
图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能。
时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”。
所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零。
对于日计数器电路,它是由四个D触发器组成的(也可以用JK触发器),其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”(8)。
4.译码、显示
译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器。
5.整点报时
当计数到整点的前6秒钟,此时应该准备报时。
图3中,当分计到59分时,
将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。
当计到分、秒从59:
59—00:
00时,呜叫结束,完成整点报时。
6.呜叫电路
呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫。
1KHz
和500Hz从晶振分频器近似获得。
如图中CD4060分频器的输出端Q5和Q6。
Q5输出频率为1024Hz,Q6输出频率为512Hz。
一、简述
数字电子钟是一种用数字显示秒、分、时、日的计时装置,与传统的机械钟相比,它具有走时准确,显示直观、无机械传动装置等优点,因而得到了广泛的应用。
小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟。
数字电子钟的电路组成方框图如图所示。
图数字电子钟框图
由图可见,数字电子钟由以下几部分组成:
石英晶体振荡器和分频器组成的秒脉冲发生器;校时电路;六十进制秒、分计数器,二十四进制(或十二进制)计时计数器;秒、分、时的译码显示部分等。
二、设计任务和要求
用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟,要求如下:
3.由晶振电路产生1Hz标准秒信号。
4.秒、分为00~59六十进制计数器。
3.时为00~23二十四进制计数器。
4.周显示从1~日为七进制计数器。
5.可手动校时:
能分别进行秒、分、时、日的校时。
只要将开关置于手动位置,可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。
6.整点报时。
整点报时电路要求在每个整点前呜叫五次低音(500Hz),整点时再呜叫一次高音(1000Hz)。
三、可选用器材
1.通用实验底板
2.直流稳压电源
3.集成电路:
CD4060、74LS74、74LS161、74LS248及门电路
4.晶振:
32768Hz
5.电容:
100μF/16V、22pF、3~22pF之间
6.电阻:
200Ω、10KΩ、22MΩ
7.电位器:
Ω或Ω
8.数显:
共阴显示器LC5011-11
9.开关:
单次按键
10.三极管:
8050
11.喇叭:
1W/4,8Ω
四、设计方案提示
根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计。
7.秒脉冲发生器
脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
如晶振为32768Hz,通过15次二分频后可获得1Hz的脉冲输出,电路图如图所示。
图秒脉冲发生器
8.计数译码显示
秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00~59,它们的个位为十进制,十位为六进制。
时为二十四进制计数器,显示为00~23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了。
周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表所示。
按表状态表不难设计出“日”计数器的电路(日用数字8代替)。
所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器。
Q4Q3Q2Q1
显示
1000
日
0001
1
0010
2
0011
3
0100
4
0101
5
0110
6
表状态表
9.校时电路
在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整。
置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入。
10.整点报时电路
当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决。
即
当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲;当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声。
五、参考电路
数字电子钟逻辑电路参考图如图所示。
图数字电子钟逻辑电路参考图
六、参考电路简要说明
1.秒脉冲电路
由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用。
2.单次脉冲、连续脉冲
这主要是供手动校时用。
若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正。
如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数。
若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正。
单次、连续脉冲均由门电路构成。
3.秒、分、时、日计数器
这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制。
从图3中可以发现秒、分两组计数器完全相同。
当计数到59时,再来一个脉冲变成00,然后再重新开始计数。
图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能。
时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”。
所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零。
对于日计数器电路,它是由四个D触发器组成的(也可以用JK触发器),其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”(8)。
4.译码、显示
译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器。
11.整点报时
当计数到整点的前6秒钟,此时应该准备报时。
图3中,当分计到59分时,
将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。
当计到分、秒从59:
59—00:
00时,呜叫结束,完成整点报时。
12.呜叫电路
呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫。
1KHz
和500Hz从晶振分频器近似获得。
如图中CD4060分频器的输出端Q5和Q6。
Q5输出频率为1024Hz,Q6输出频率为512Hz。