4Create the layout with lambda rules for the inverter.docx

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Createlayoutwithlambdarules

fortheinverterandverifythatthe

layoutcorrespondstotheschematic（LVS）and

simulatetheextractedviewwiththeextraparasitics

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、学会版图制造工艺以及版图设计的基本规则；

3、学会版图设计的基本方法及应注意的问题；

4、掌握版图提取（layoutextraction）的方法；

5、掌握版图与线路图対查比较方法（LVS）；

5、掌握后模拟仿真（postlayoutsimulation）的基本方法；

6、掌握版图仿真的方法，以及与原理图仿真的比较方法。

二、实验内容

在所有的IC设计中，非常重要的一步就是芯片的版图，它定义了制造中使用的各层掩膜板。

从设计师到制造厂最终版图的递交叫做tapeout（磁带输出或数据输出）。

版图绘制过程是指在一个密集区域中实现某一设计，同时要满足代工厂的设计规则。

版图设计是一门学科，更是一门艺术。

要成功的制造芯片，必须遵守某些基本规则，违反时，cadence会对其标记，即设计规则检查（DRC，designrulechecker）。

设计规则是基于特定工艺所强加的最小特征尺寸的一组容差。

掩膜板从一种图案的地位误差，曝光和刻蚀中的工艺过程变动，以及在必要的位置保证低欧姆接触所需要的交叠等因素都会导致上述容差。

最小的栅极长度记做

，所有的设计规则都基于这一定义。

版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC（DesignRuleChecker）检查。

编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。

版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通过LVS（LayoutVersusSchematic）验证。

同时，编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后模拟。

其中，验证工具主要是DIVA。

DIVA是Cadence软件中的验证工具集，用它可以找出并纠正设计中的错误：

它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（LVS）外。

还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。

DIVA工具集包括以下部分：

①设计规则检查（iDRC）；②版图寄生参数提取（iLPE）；③寄生电阻提取（iPRE）；④电气规则检查（iERC）；⑤版图与线路图比较程序（iLVS）。

本实验的主要内容是为反相器设计版图，再提取出反相器的版图，并用LVS工具验证版图与原理图是否一致，最后提取出版图中的寄生参数进行仿真，并与原理图仿真进行比较。

在版图设计之前，应该了解基本的设计规则和工艺，在这里采用AMI0.5uC5NCMOS工艺（3层金属，2层多晶硅，5V电压，0.6um最小特征尺寸）。

设计规则采用SCMOSSUBMscalableCMOS设计规则。

AMI0.5uC5NCMOS工艺中，

。

我们使用该规则的原因有：

①晶体管和其他尺寸不能随意改变，都应该是

的倍数；②版图中每一动一格为0.15um。

1、反相器版图绘制

根据CadenceTutorial5中的实验步骤绘制反相器的版图，具体过程以及操作可参考实验书。

（1）绘制n有源区，如图一所示。

其尺寸为

，即NMOS的宽为1.5um。

图一绘制NMOS管n有源区

（2）绘制NMOS栅极，如图二所示，NMOS管的长为600nm.

图二绘制NMOS管栅极

（3）在有源区中放置两个接触，如图三所示，其尺寸为

。

该接触的主要作用是为了使栅极与金属一层接触良好。

图三在有源区中放置两个接触

（4）在n有源区旁边绘制一个衬底接触，并添加p选择框和n选择框，如图四所示。

该衬底接触的主要作用是保证GND与栅极良好接触。

这样，NMOS管就基本绘制完成。

图四绘制衬底接触

（5）用同样的方法绘制PMOS管，如图五所示。

其中PMOS管的宽为3um，长为600nm。

PMOS旁边也为衬底接触，该衬底接触的主要作用是保证VDD与栅极良好接触。

图五绘制PMOS管

（6）绘制N阱，由于NMOS建立在P型衬底上，为了在同一块晶片上建立PMOS管，则必须对其掺杂，建立一N型区，然后再在该N型区中建立PMOS管。

如图六所示。

图六绘制n阱

（7）在有源区上绘制金属，并绘制连线。

如图七所示，其中为了在金属一层中添加输入引脚，所以在由金属一层到栅极之间要加一“过孔”。

图七绘制金属连线

（8）最后再绘制GND以及VDD就完成了反相器的版图绘制。

完成后的反相器版图如图八所示。

图八反相器版图

（9）为了进行版图提取，还要给版图文件标上端口即添加输入（IN）输出（OUT）引脚以及电源（vdd!

、gnd!

）引脚，这是LVS的一个比较的开始点。

版图上pin脚的目的是为了让版图提取工具可以识别I/O信号的位置，在完成后的版图上加pin脚，为后续的器件提取做好准备。

填上端口的名称（TerminalNames和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/OType）等。

至于CreateLabel属于可选择项，选上后，端口的名称可以在版图中显示。

如图九所示。

图九在反相器版图中添加输入输出引脚以及电源引脚

2、版图提取

在版图编辑环境下选择Verify–extractor，然后在弹出的对话框中选择寄生电容提取Extract_parasitic_caps。

填好提取文件库和文件名后，单击OK就可以了。

然后打开LibraryManager，在库myLib下nmos单元中增加了一个文件类型叫extracted的文件，可以用打开版图文件同样的方式打开它。

图十就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，可以选择Verify-probe菜单，在弹出窗口中选择查看连接关系。

如下图所示，可以很清楚的看到提取版图中的寄生电容。

图十版图提取（寄生电容）

版图的准备工作基本上就完成了，接下来是线路图的准备工作。

线路图的准备工作相对较简单，有几个要注意的地方：

首先，在库的选用上，要用Sample库中的元件；其次，线路图的端口名称要与版图中的端口名称一致；最后，在线路编辑完成后要进行检查，可以直接单击左边第一个快捷键，也可以选择菜单Check--CurrentCellview。

3、版图与线路图对查比较（LVS,LayoutVersusSchematic）

在版图和线路图的准备工作完成后就可以进行LVS了。

点击Verify->LVS，在弹出的菜单中，填好规则文件的库和文件名（inverter），要进行LVS的两个网表（其实在LVS中比较的是两个网表，一个是schematic中，另一个是extracted，所以两个schematic文件也可以比较，只是一般没这个必要）。

设置完以后单击RUN，片刻后就回弹出一个窗口表示LVS完成或者失败。

失败时可以在上面的菜单中单击Info看运行的信息再进行处理。

LVS完成后，可以在上面的弹出菜单中单击Output，这时会弹出LVS的结果。

当然，LVS完成并不是说LVS通过了，可能会有很多地方不匹配。

这时要查看错误可以在LVS窗口中单击ErrorDisplay。

即可在Extracted和Schematic中查看错误。

按上面的步骤操作，LVS结果如图十一所示。

从图中可以看出，原理图与版图中的网表完全匹配（Thenet-listsmatch.），说明原理图网表与版图网表是完全一致的。

同时，还可以看出版图中有4个节点，4个端口，1个PMOS和1个NMOS；相似的，原理图中也有4个节点，4个端口，1个PMOS和1个NMOS。

图十一LVS结果

也可以点击Netlist来查看原理图和版图的网表。

如图十二所示，图（a）为由原理图产生的网表，图（b）为由版图产生的网表。

（a）原理图的网表

（b）版图的网表

图十二原理图及版图的网表

4、后模拟（PostLayoutSimulation）

后模拟是在Layout通过了DRC和LVS后才开始做的，通过模拟提取出来的网表可以精确的评估电路的速度，以及寄生参数带来的影响。

后模拟的结果如果不能满足要求，那么就要重新调整器件参数甚至电路的形式。

当然得到满意的后模拟结果也并不能确保最后芯片的结果。

在后模拟之前首先应建立analog_extractedview，在LVS窗口中点击BuildAnalog即可。

然后创建一个名为testbench的原理图来进行后模拟。

testbench的原理图如图十三所示。

图十三后模拟仿真原理图

建立好原理图之后，就进入AnalogEnvironment中，按以前的方法设置好参数，然后在AnalogArtist中，重新设置，进行后模拟。

在Setup菜单中选Environment项。

一个对话框会弹出来,在这个对话框中可以控制AnalogArtist很多参数。

我们要改变的是SwitchViewList这一行，这一行表示的是模拟器要模拟的文件类型。

默认的设置里面没有Extracted这个文件类型，要把它加进去。

在Schematic的前面加进extracted然后OK即可。

这时不管做何种类型的模拟，先会寻找有无extracted文件。

这样就可以进行与以前相同的仿真，但是唯一不同的是在这里仿真的是analog_extractedview（带有寄生参数的仿真），而不是原理图。

仿真输出结果如图十四所示。

图十四后模拟仿真输出结果

5、同时仿真SchematicView和ExtractedView

为了便于比较，在SchematicView和ExtractedView下不同的仿真结果，所以我们首先应创建一个configview。

如图十五所示，为同时仿真SchematicView和ExtractedView的原理图。

（1）配置configview

具体的configview配置过程如下：

我们利用HierarchyEditor工具进行配置，建立一个同仿真原理图testbenc-h相同名称的cellview，选择Hierarchy-Editor工具，在出现NewConfiguration界面中选择UseTemplate（使用模板）中的spectre模板，并将TopCell的view改为schematic，即我们想利用configview配置testbench的schematicview，然后ok生成configview。

在HierarchyEditor界面中进一步进行配置，在view菜单下选择View->Tree，就可以看到原理图中的器件，右键点击I4，在setcellview中选中analog_extracted，如图十六所示。

利用view－update命令更新配置，可以看到cellbinding列表中出现了mos器件，说明在testbench的analog－extractedview中找到了器件。

最后保存配置，file－save。

图十五同时仿真SchematicView和ExtractedView原理图

图十六创建config，I4设置为analog_extractedview

完成了仿真配置后，就可以利用configview进行仿真了，利用Hierarchy

Editor中topcell的open键打开配置好的configview；testbench的configview看起来同其schematicview没有区别，其窗口的名称显示其为configview，如果再打开一个schematicview，可以发现鼠标的移动在两个view的窗口中都可以显示，说明二者是相关的。

在configview中，选中inv，利用鼠标中键菜单中的descend命令可以进入到该symbol的底层，出现界面ok以后为analog－extractedview，其中有提取后的器件和pin脚；而如果在schematicview中只能descend到schematic。

（2）同时进行版图仿真和原理图仿真

在AnalogEnvironment环境中，Setup->Design选择所要模拟的线路图testbench，viewname选择config，然后按以前的方法进行仿真，仿真输入输出结果如图十七所示。

图十七同时进行版图仿真和原理图仿真输出

图十八对输入输出波形局部放大

由输出波形可以看出，原理图仿真的输出波形与版图仿真的输出波形基本一致，为了便于观察，把下降部分放大，如图十八所示。

由该图可以看出，版图仿真结果和原理图仿真结果还是有一定得差别的。

其中最前的是版图仿真的输出结果，后面的是原理图仿真的输出结果，由图可以知道，版图仿真的下降延时比原理图仿真的下降延时要小。