数字电路整理综述.docx
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数字电路整理综述
数字电路整理（第五版）
第一章数字逻辑概论
1、数字集成电路的分类
依据电路的构造特色及其对输入信号的响应规则的不一样，数字电路可分为组合逻辑电路和时序逻辑电路。
从电路的形式不一样，数字电路可分为集成电路和分立电路
从器件不一样，数字电路可分为TTL和CMOS电路
从集成度不一样，数字集成电路可分为小规模（最多
12个）、中规模（
<99）、大规模
（<9999）、
超大规模（<99999）和甚大规模五类（>1000000）。
2、模拟信号与数字信号
模拟信号：
时间和数值均连续变化的电信号，如正弦波、三角波等数字信号：
在时间上和数值上均是失散的信号
Ot
3、数字波形的两种种类
第一种非归零型，第二种归零型
（一个周期内必归零）
4.重要参数
（1）比特率---每秒钟转输数据的位数
（2）周期性和非周期性
（非理想）
（3）脉冲宽度（tw）----脉冲幅值的50%的两个时间所超越的时间
（4）占空比Q-----表示脉冲宽度占整个周期的百分比
（5）上涨时间tr和降落时间tf----从脉冲幅值的10%到90%上涨降落所经历的时间（典型值ns）
5、几种进制数及其变换
二进制：
以2为基数的计数体系（B）（）
十进制：
以10为基数的计数体系（D）（0~9）
八进制：
以8为基数的计数体系（O）（0~7）
十六进制：
以16为基数的计数体系（H）（0~9、A~F）
1）、十进制数变换成二进制数：
a.整数的变换：
“展转相除”法:
将十进制数连续不停地除以2,直至商为零，所得余数由低位到高位摆列，
即为所求二进制数。
（2n-1
.23+22+21+2o）
b.小数的变换：
将十进制小数每次除掉上一次所得积中的整数再乘以2，
直到知足偏差要求进行“四舍五入”为止，便可达成由十进制小数
变换成二进制小数。
（2-1+2-2+2-3+）
2）、二--十六进制之间的变换
变换时，由小数点开始，整数部分自右向左，小数部分自左向右，四位一组，不够四位的添零补齐，则每四位二进制数表示一位十六进制数。
3）、二-八进制之间的变换
变换时，由小数点开始，整数部分自右向左，小数部分自左向右，三位一组，不够三位的添零补齐，则每三位二进制数表示一位八进制数。
6、二进制的算术运算
1）无符号数算术运算（注意商的运算）
2）有符号的二进制数表示
:
二进制数的最高位表示符号位，
且用
0表示正数，用
1表示负数。
其他部分用原码的形式表
示数值位。
7、二进制数的原码、反码、补码
补码或反码的最高位为符号位，正数为0，负数为1。
当二进制数为正数时，其补码、反码与原码同样。
当二进制数为负数时，将原码的数值位逐位求反，而后在最低位加1获得补码。
若n位二进制的原码为
N原，则与它相对应的
2的补码为N补=2N
N原
补码与反码的关系式
N补=N反+1
注意：
4位二进制补码表示的数值范围为
-8~+7
8、8421BCD码\2421BCD码
用4位二进制数来表示一位十进制数中的
0~9十个数码。
9、格雷码
无权码
编码特色是：
任何两个相邻代码之间仅有一位不一样。
二进制码
格雷码
b3b2b1b0
G3G2G1G0
0000
0000
0001
0001
0010
0011
0011
0010
0100
0110
0101
0111
0110
0101
0111
0100
1000
1100
1001
1101
1010
1111
1011
1110
1100
1010
1101
1011
1110
1001
1111
1000
第二章
逻辑代数与硬件描绘语言基础
1、逻辑代数（布尔代数）
条件和结果的两种对峙状态分别用逻辑“
1”和“0”表示。
2、逻辑命题和逻辑变量
1）.逻辑命题：
反应事物因果关系规律的命题。
2）.逻辑变量：
决定事物原由和结果的变量。
1包含：
逻辑自变量：
决定事物原由的变量。
（输入变量）
逻辑因变量：
决定事物结果的变量。
（输出变量）
2取值只有两种，即逻辑0和逻辑1，0和1称为逻辑常量，其实不表示数目的大小，无大小、正负之分，而是表示两种对峙的逻辑状态。
3、几种基本逻辑关系
1）与运算
与逻辑符号
A
L
A
&
L
B
B
表达式：
L=A·B=AB
2）或运算
3）非运算
或逻辑符号
A
≥1
A
L
B
L
B
1
ALAL
表达式：
L=A+B表达式：
L=A
4）与非运算5）或非运算
或非逻辑符号
与非逻辑符号
A
≥1
A
&
L
L
B
B
A
L
A
L
B
B
6）异或
7）同或
异或逻辑符号
同或逻辑逻辑符号
A
=1
L
A
=
L
B
B
A
L
A
L
B
B
L=A
B
L=A⊙B
4、已知真值表求函数式
1.找出真值表中函数值为
1
的输入变量组合;
2.将这些变量组合分别写成乘积项。
乘积项中，凡变量值
为1的因子写成原变量、为
0的因子写成反变量。
3.将上述乘积项相加即可。
5、逻辑代数的基本公式、定律
1）.常量之间的关系：
或运算：
0
0
0
0
1
1
1
0
1
1
1
1
与运算：
0
0
0
0
1
0
1
0
0
1
1
1
非运算：
1
0
0
1
2）.基本定律
A
B
A
B
反演
（摩根定
）：
A
B
A
B
A
0
A
A
1
1
律
理
0-1律：
1
A
A
0
0
A
自等律：
A
A
A
AA
A
复原律：
A
A
AB
BA
（AB）CA（BC）
互换律：
A
B
B
A
联合律：
（AB）CA（BC）
AAB
A
吸
收:
A（BC）ABAC
A（AB）
A
AAB
A
B
分派律：
ABAC
ABC（AB）（AC）ABACBC
6、反演规则VS对偶规则
反演规则：
关于任何一个逻辑表达式
Z，假如将表达式中的所有
“·”换成“＋”，“＋”换
成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量
，那么所得
到的表达式就是函数Z的反函数。
对偶规则：
关于任何一个逻辑表达式
Z，假如将表达式中的所有
“·”换成“＋”，“＋”换
成“·”，“0”换成“1”，“1”换成“0”，那么所获得的表达式就是函数
Z的对偶式Z/。
7、逻辑函数的化简
代数化简法（公式法）
方法
所用公式
名称
并项法ABABA
方法说明
1）将两项归并为一项，消去一个因子。
2）依据代入规则，A和B也能够是一个逻辑式。
汲取法
AAB
A
将剩余的乘积项
AB汲取掉。
消去法
1）A
AB
A
B
1）
消去乘积项中的多于因子。
2）AB
AC
BC
AB
AC2）
消去剩余的项
BC。
1）A
A
1
配项法
AA0
2）AA
A
卡诺图化简法
1）用该式乘某一项，可使其变成两项，再与其他项归并化简。
2）用该式在原式中配重复乘积项或互补项，再与其他项归并化简。
最小项的定义：
n个变量X1,X2,,Xn的最小项是n个因子的乘积，每个变量
都以它的原变量或非变量的形式在乘积项中出现，且仅出
现一次。
一般n个变量的最小项应有2n个。
最小项的表示：
往常用mi表示最小项，m表示最小项,下标i为最小项号。
i为确立变量序次后，原变量代以1，反变量代以0排成二进制数所对应的十进制数。
画法例则：
n个变量，有2n个最小项，用2n个小方格构成方形或矩形图。
要求：
1）上下、左右、相对的界限、四角等相邻格（几何相邻）只同意一个因子发生变化。
2）左上角第一个小方格一定处于各变量的反变量区。
注意：
一个包围圈的方格数要尽可能多,包围圈的数目要可能少。
拥有没关项的逻辑函数化简（∑d=0）
1.没关项在卡诺图、真值表中的表示法:
用“×”填写没关项，既可当“１”，也可当“0”。
2.画圈原则：
1）圈中不可以所有是没关项；2）没关项能够不圈。
第三章逻辑门电路
1.输入和输出的高、低电平
输出的高电平高于输入的高电平，输出的低电平低于输入的低电平
2.扇入与扇出数
扇入数：
取决于逻辑门的输入端的个数
扇出数：
是指其在正常工作状况下，所能带同类门电路的最大数目。
（a）带拉电流负载（b）带灌电流负载
NOH
IOH（驱动门）
NOL
I
OL（驱动门）
（输入端电流之和）
负载门
）
I
IL（负载门）
IIH（
当NOH和NOL不等时，取最小值。
3.几种MOSFET构造
符号
4.N沟道加强型MOS管开关作用
当输入为低电平常：
MOS管截止，相当于开关“断开”，输出为高电平。
当输入为高电平常：
MOS管工作在可变电阻区，相当于开关“闭合”，输出为低电平。
5.CMOS
反相器
+VDD
+10V
S2
TP
+10V
D2
vi
D1
vO
0V
S
TN
1
6.CMOS逻辑门
与非门
+VDD+10V
TP2
TP1L
A
vL
TN1
vA
B
TN2
vB
异或门
逻辑真值表
vi（A）
vO（L）
0
1
0
1
A
B
逻辑表达式
LA
或非门
+VDD+10V
TP1
TP2
L
TN1TN2
同或门
LABX
ABAB
7.输入端保护电路
VD
D1
CP
TP
Rs
vI
vO
D2
TN
CN
当输入电压不在正常电压范围时,二极管导通，限制了电容两头电压的增添,保护了输入电
路。
8.CMOS漏极开路门
电路
L逻辑符号
A
VDD
RP
LVDD
ARP
BA&L
B
A&L
BB
9.计算上拉电阻
C
D
C&
D↙上拉电阻
VDD
VOL（max）
Rp（max）
VDD
VOH（min）
Rp（min）
IIL（total）
IOZ（total）
IIH（total）
IOL（max）
IIL（total）=nIIL，关于与非门负载，n为负载门数目；关于或非门负载，n为输入端数目。
IOZ（total）为驱动门输出高电平常的漏电流总和
IIH（total）=nIIH，n为负载门接入OD门的输入端的数目。
10.三态输出门电路
VDD
A
&
P
A
1
L
T
L
EN
1
≥1
TN
EN
11.CMOS传输门电路（TG）
电路
C
逻辑符号
TP
C
vI/vO
+5V
vO/vI
5V
vI/vO
vO/vI
TG
TN
C
C
C为高压，
为低压开关通
12.传输门的运用
13.BJT开关
开关过程是在饱和与截止两种状态间相互变换的
14.BJT反相器基本电路
输入级中间级
当输入为低电平（
输出级
）
vO
vB4
vBE4
vD
（5
0.7）V
3.6V
当输入为高电平（
）
v
15.TTL
逻辑门电路
与非门
或非门
与非门：
当所有输入端为高电平时：
输出低电平；任一输入端为低电平时:
输出高电平或非门：
若A、B均为低电平:
T2A和T2B均将截止，T3截止。
T4和D饱和，输出为高电平。
若A、B中有一个为高电平:
T2A或T2B将饱和，T3饱和，T4截止，输出为低电平。
16.集电极开路门和三态门电路集电极开路门电路（OC门）
三态与非门
逻辑符号
当EN=1时，T5倒置放大，T6饱和，T7截止；当EN=0时，T7导通
17.正负逻辑问题
正逻辑体系:
将高电平用逻辑
1表示，低电平用逻辑
0表示
负逻辑体系:
将高电平用逻辑
0表示，低电平用逻辑
1表示
正负逻辑的等效变换：
与非（正）
或非（负）
与（正）
或（负）非（正）
非（负）
18.基本逻辑门电路的等效符号及其应用
低电平有效，输入端加小圆圈；高电平有效，输入端不加小圆圈。
1）与非门及其等效符号
2）或非门及其等效符号
3）与门及其等效符号
4）或门及其等效符号
19.逻辑门电路使用中的实质问题
第四章组合逻辑电路
1．组合逻辑电路的工作特色:
在任何时辰，电路的输出状态只取决于同一时辰的输入状态而与电路本来的状态没关。
2.组合逻辑电路的剖析步骤：
（例题见PPT）
1）由逻辑图写出各输出端的逻辑表达式；
2）化简和变换逻辑表达式；
3）列出真值表；
4）依据真值表或逻辑表达式，经剖析最后确立其功能。
3.组合逻辑电路的设计
4.组合逻辑电路中的竞争--冒险现象
1）定义：
在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的扰乱信
号，使电路产生错误的输出，这类现象称为竞争冒险。
2）原由：
主假如门电路的延缓时间产生的。
3）逻辑式中若出现或可能出现竞争冒险现象
4）除去方法：
1、发现并除去互补变量
2、增添乘积项,防止互补项相加AB
3、输出端并联电容器
5.编码器
1）编码：
给予二进制代码特定含义的过程称为编码。
2）编码器：
拥有编码功能的逻辑电路。
3）编码器的逻辑功能：
能将每一个编码输入信号变换为不一样的二进制的代码输出。
4）编码器的分类：
a.一般编码器：
任何时候只同意输入一个有效编码信号，不然输出就会发生杂乱。
b.优先编码器：
同意同时输入两个以上的有效编码信号。
当同时输入几个有效编码信号时，
优先编码器能按早先设定的优先级别，只对此中优先权最高的一个进行编码。
6.集成电路编码器优先编码器CD4532
原理图引脚图
优先编码器CD4532功能表
7.译码器
1）译码：
译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.（即电路
的某种状态）
2）译码器：
拥有译码功能的逻辑电路称为译码器。
3）分类：
独一地点译码器：
将一系列代码变换成与之一一对应的有效信号。
代码变换器：
将一种代码变换成另一种代码。
（常有有显示译码器）
8.集成电路译码器
逻辑符号框外面的符号，表示外面输入或
输出信号名称，字母上边的“—”号说明
该输入或输出是低电平有效。
符号框内部
的输入、输出变量表示其内部的逻辑关系。
在推导表达式的过程中，假如低有效的输
入或输出变量（如）上边的“—”号参加运
算（如E变成E），则在画逻辑图或考证真值表时，注意将其复原为低有效符号。
例子
译码器输出波形
9．译码器的扩展
4线-16线译码器
A3=0时，低位片工作；A3=1时，高位片工作
10．用译码器实现逻辑功能
举例：
用一片74HC138实现函数
11．数据分派器：
相当于多输出的单刀多掷开关，是一种能将数据分时送到多个不一样的通道上去的逻辑电路。
12．七段显示译码器
13．数据选择器（一条输出端）
定义：
能实现数据选择功能的逻辑电路。
它的作用相当于多个
输入的单刀多掷开关，又称“多路开关”。
功能：
在通道选择信号的作用下，将多个通道的数据分时传递到公共的数据通道上去的。
逻辑电路图
也能够是两个互补输出端
Y=Di时，求Y的值
基本方法：
1）公式法
2）卡诺图法
降元法
1）公式法
2）卡诺图法
总结基本方法：
（1）将给定函数化为最小项与或表达式。
（2）以最小项因子作数据选择器的地点输入端，并由此确立数据选择器的规模。
地点输入端个数应与函数自变量数相等。
（3）将与或函数式中已存在的最小项mi相对应的数据输入端Di赋值为1，将与或函数式
没出现的最小项相对应的数值输入端赋值为0
14．数值比较器
1）一位数值比较器
输入：
两个一位二进制数
A、B。
2）两位数值比较器
输入：
两个2位二进制数
A=A1A0、B=B1B0
a.当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。
b.当高位相等时，两数的比较结果由低位比较的结果断定。
两位数值比较器逻辑图
3）集成数值比较器的位数扩展
15.算术运算电路
1）半加器
半加：
在两个1位二进制数相加时，不考虑低位来的进位的相加
1位半加器：
全加器逻辑图
2）全加器
全加：
在两个二进制数相加时，考虑低位进位的相加
考虑：
用74151\74138设计全加器
3）应用：
用全加器构成三位二进制代码奇偶校验器
4）多位数加法器
a.串行进位加法器
低位的进位信号送给周边
高位作为输入信号，采纳串
行进位加法器运算速度不
高。
b．超行进位加法器
例子：
用两片74LS283构成一个8位二进制数加法器。
5）减法运算
A-B=A+B补-2
n
n
=A+B反+1-
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