数字钟课程设计.docx
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数字钟课程设计
唐山学院
《EDA技术》课程设计
题目数字钟
系（部）智能与信息工程学院
班级14通信2班
姓名刘佳炜
学号4140220319
指导教师魏明哲、张银蒲
2016年12月19日至12月31日共2周
2017年1月1日
《EDA技术》课程设计任务书
一、设计题目、内容及要求
设计题目：
《数字钟设计》
设计内容：
（1）用六位一体的数码管显示；
（2）24小时制显示；
（3）可调节时间；
（4）能够设置闹钟（当闹钟时间到时，蜂鸣器响）；
设计目标
（1）熟悉并掌握Verilog硬件描述语言；
（2）熟悉quartus软件开发环境；
（3）学会设计大中规模的数字电路，并领会其中的设计思想；
设计要求：
（1）根据任务要求确定状态关系，画出状态转换图；
（2）写出设计程序；
（3）给出时序仿真结果；
二、设计原始资料
QuartusⅡ软件，EDA实验箱；计算机
三、要求的设计成果（课程设计说明书、设计实物、图纸等）
课程设计说明书1份，不少于2000字，包含设计原理分析、相关软件介绍，仿真波形分析试验箱下载验证
四、进程安排
周四、五：
查找资料，进行方案论证；
周六、一：
编写程序、完成模块仿真；
周二、三：
硬件调试；
周四：
功能的完善；
周五：
设计说明书的撰写与完善。
五、主要参考资料
[1].夏宇闻.《Verilog数字系统设计教程》北京航空航天大学出版社.2013.07
[2].潘松，黄继业.《EDA技术与VerilogHDL》（第五版）.科学出版社，2013.12.11
[3].焦素敏.《EDA应用技术》.清华大学出版社，2011.11
指导教师（签名）：
教研室主任（签名）：
目录
1引言-1-
1.1QuartusIIv13.1-1-
1.2ModelSim-1-
2程序设计-2-
2.1设计内容-2-
2.2设计原理-2-
2.3仿真与实现-3-
2.3.1秒计时模块-3-
2.3.2分计时模块-4-
2.3.3小时计时模块-6-
2.4数码显示-7-
2.4.1动态显示模块的设计原理-7-
2.4.2分频器模块-7-
2.4.3sel_controller模块-8-
2.4.4seg_controller模块-9-
3管脚分配-10-
4心得体会-11-
5参考文献-12-
1引言
随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。
利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。
本文基于FPGA开发系统，在QuartusIIv13.1软件平台上，完成了多功能数字钟的设计和与仿真，并下载到试验箱进行硬件实现。
本次课程设计采用Verilog语言设计多功能数字钟完成对电路的功能仿真；在设计过程中，重点探讨了数字钟的设计思路和功能模块划分；然后，初步探讨了电路逻辑综合的原理，该软件对控制器电路进行了逻辑综合；最后，使用EDA实验开发系统进行电路的下载和验证，验证结果表明设计的多功能数字钟完成了预期的功能。
1.1QuartusIIv13.1
QuartusIIdesign是最高级和复杂的，用于system-on-a-programmable-chip（SOPC）的设计环境。
QuartusIIdesign提供完善的timingclosure和LogicLock™基于块的设计流程。
QuartusIIdesign是唯一一个包括以timingclosure和基于块的设计流为基本特征的programmablelogicdevice（PLD）的软件。
QuartusII设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmeddevices开发的统一工作流程。
Quartus II软件13.1版，通过大幅度优化算法以及增强并行处理，与前一版本相比，编译时间平均缩短了30%，最大达到70%，进一步扩展了在软件效能方面的业界领先优势。
软件还包括最新的快速重新编译特性，适用于客户对Altera Stratix V FPGA设计进行少量源代码改动的情形。
采用快速重新编译特性，客户可以重新使用以前的编译结果，从而保持性能，不需要前端设计划分，进一步将编译时间缩短了50%。
1.2ModelSim
modelsim是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器；具有源代码模版和助手，项目管理等特点。
它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
2程序设计
2.1设计内容
在本次课程设计中使用Quartus
软件并基于实验室现有的EDA实验箱，实现数字电子钟的设计：
（1）用六位一体的数码管显示。
（2）24小时制显示。
（3）可调节时间。
（4）能够设置闹钟（当闹钟时间到时，蜂鸣器响）。
2.2设计原理
本设计包含8个模块，分别为“产生20ns脉冲模块、秒个位计时模块、秒十位计时模块、分钟个位计时模块、分钟十位计时模块、小时个位计时模块、小时个位计时模块、数码显示模块”。
如下为设计原理图：
图2-1设计原理图
2.3仿真与实现
2.3.1秒计时模块
秒计时模块分为秒个位计时模块和秒十位计时模块。
秒个位计时模块当20ns脉冲到来后进行加一计时，没有到来时还处于当前状态。
当加到9之后返回到0继续循环此过程。
秒十位计时模块当20ns到来,并且秒个位当前状态为9，则秒十位进行加一计时，否则继续保持当前状态，并且秒十位最大到达5。
（1）秒个位计时模块
波形仿真
图2-21秒仿真波形
（2）秒十位计时模块
波形仿真
图2-310秒仿真波形
2.3.2分计时模块
分计时模块分为分个位计时模块和分十位计时模块。
分个位计时模块当20ns脉冲到来后并且秒的个位满足9，秒的十位满足5时进行加一计时，否则还处于当前状态。
当分的个位加到9之后返回到0继续循环此过程。
分十位计时模块当20ns到来,并且分个位当前状态为9，秒十位为5，秒个位为9，则分十位进行加一计时，否则继续保持当前状态，并且分十位最大到达5。
（1）分个位计时模块
波形仿真
图2-41分钟仿真波形
（2）10分钟模块
波形仿真
图2-510分钟仿真波形
2.3.3小时计时模块
小时个位计时模块当20ns脉冲到来后并且分的十位满足5，分的十位满足9，秒的十位满足5，秒的个位满足9，并且小时的十位小于3时进行加一计时，否则还处于当前状态。
若小时的十位小于2则小时的个位加到9之后返回到0继续循环此过程。
若小时的十位为2，则小时的个位最大加到3。
小时的十位计时模块当小时的十位小于2时，当20ns脉冲到来并且小时的十位为5，分的个位为9，秒的十位为5，秒的个位为9时，小时的十位进行加一计时；若小时的十位为2，则小时的个位最大加到3，当各位满足最大值时，从0秒开始继续加一计时。
（1）小时的个位计时模块
（2）小时的十位计时模块
波形仿真
图2-6小时的个位和十位仿真图
2.4数码显示
2.4.1动态显示模块的设计原理
数码管显示模块分为分频器、sel_controller、和seg_controller三个小模块。
分频器产生1kHz脉冲信号送入sel_controller,并且将位宽为24的data数据送入进来，sel_controller将会选择对应的数码管显示，并且将要显示的数据送到seg_controller,seg_controller将翻译为该数据对应的段码并且显示出来。
秒、分、时的个位和十位计时模块分别占4个二进制位宽，共需要6个数码管显示，总位宽为24，将这6个位宽分别为4的模块按照小时的十位、小时的个位、分钟的十位、分钟的个位，秒的十位、秒的个位的顺序依次送到数码管的data数据中，便能在6个数码管上依次显示。
图2-7动态显示模块原理图
2.4.2分频器模块
图2-8分频器模块模块图
2.4.3sel_controller模块
图2-9sel_controller模块图
2.4.4seg_controller模块
图2-10seg_controller模块图
仿真图如下：
图2-11数码管显示模块仿真图
3管脚分配
设定引脚如图2-12所示：
图2-12引脚图
4心得体会
这次的EDA课设历经两个星期，通过这次实习，我掌握了EDA设计的基本流程（即设计输入—编译—调试—仿真—下载），领会了自顶而下结构化设计的优点，并具备了初步的EDA程序设计能力。
我感觉，这个程序最难的地方在于顶层模块的设计，因为顶层模块需要将各个子模块按照电路原理有机地结合起来，这需要扎实的理论功底，而这正是我所欠缺的。
相比而言，子模块的设计就容易多了，因为Verilog语言和C语言有很多相似之处，只要明白了实验原理，就不难完成，水平的高下只体现在程序的简洁与否。
Verilog源程序的编写很容易出现错误，这就需要耐心的调试。
因为很多情况下，一长串的错误往往是由一个不经意的小错误引起的。
当程序屡调屡错的时候，最好和其他同学沟通交流一下，他们不经意的一句话，就可能给我启发，使问题迎刃而解。
这次实习，给我感触最深的还是行为态度问题。
人的能力有大有小，但只要端正态度，不抛弃，不放弃，任何人都能取得令自己满意的成绩。
在此，我由衷的感谢在这次课程设计中给了我巨大帮助的老师和同学们！
5参考文献
[1]潘松，黄继业，潘明.《EDA技术实用教程》——VerilogHDL版（第五版）.科学出版社，2013.11
[2]潘松，黄继业.《EDA技术实用教程》（第二版）.科学出版社，2005.2
[3]焦素敏.《EDA应用技术》.清华大学出版社，2002.4
[4]曾繁泰，陈美金.VHDL程序设计[M].北京:
清华大学出版社,2001
[5]张昌凡等.可编程逻辑器件及VHDL设计技术[M].广州:
华南理工大学出版社,2001
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