深亚微米IC设计信号的完整性一概要.docx

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深亚微米IC设计信号的完整性一概要

深亚微米IC设计信号的完整性

（一）

　论文关键词 信号完整性电迁移天线效应电压降落串扰

　　论文摘要：

随着深亚微米工艺的发展，影响信号完整性的因素如电迁移，天线效应，电压降落，串扰等逐渐显现出来，由于这些因素影响了芯片的信号完整性，导致电路性能的大幅下降，甚至使电路失效。

因此对这些影响信号完整性因素的分析和解决是非常必要的。

　　由于芯片功耗的不断增加，互连线上的电流密度也越来越大，有可能造成了细线上的电迁移现象。

在芯片制造过程中晶体管的栅极聚集的电荷可能会使栅击穿即产生天线效应。

互连线间的耦合电容的存在会导致一条线上的信号跳变时引起另一条线的信号稳定性，即发生串扰现象。

　　在本文中，我们不仅分析总结了电迁移，天线效应，电压降落，串扰这几个影响信号完整性的因素，还着重对电压降落问题进行了重点分析。

随着功耗的增加和电源电压的降低，电压降落变得越来越严重。

我们把寄生电阻对电压的影响进行了仿真，器件模型采用TSMC的器件模型库，最后用CADENCE的SPECTRES电路模拟程序对电路进行瞬态分析。

同时为了与不考虑寄生电阻的情况作对比我们也对理想的情况做了模拟，然后把二者的结果进行对比，分析电压降落对电路性能的影响。

　　第1章 绪论

　　1.1 课题的背景及意义

　　自从1958年集成电路诞生以来，已经历了小规模集成（SSI）、中规模集成（MSI）、大规模集成（LSI）的发展阶段，目前已进入超大规模集成（VLSI）和特大规模集成（ULSI）阶段，是一个“SystemonChip”的时代。

以最普遍的个计算机微处理（如“X86”）为例，第一代16位的8086芯片中，共容纳了约2.8万个晶体管，到了32位以上586计算机微处理器（如“奔腾”），芯片内的晶体管元件数目已经高达500万以上。

　　根据一般划分，当半导体工艺的最小特征尺寸小于1微米时，称之为亚微米设计技术，当最小特征尺寸小于0.5微米时，称之为深亚微米设计技术（DSM：

DeepSubMicrometer），而当进一步小于0.25微米时，可称之为超深亚微米设计技术（VDSM：

VeryDeepSubMicrometer）。

　　现在国外商业化半导体芯片制造技术的主流已经达到0.25微米、0.18微米的线宽，利用该技术可制作256Mb的DRAM和600MHZ的微处理器芯片，每片上集成的晶体管数在108~109量级。

预计今后的发展的趋势是0.09微米以下，即集成电路已进入超深亚微米工艺时代[1]。

　　1.1.1 国内外相关技术的研究及发展现状

　　1．国外的发展现状

　　IBMMicroelectronic公司工程师JohnCohn表示，衬底耦合、电容耦合和互感都不是大问题，而对信号完整性影响最大的是通过电源线耦合的噪声，这种噪声在130纳米设计中日趋成为一个问题，而且很难分析和处理。

Cohn声称：

“通过电网的串联RL耦合非常麻烦，在0.25微米工艺下根本没有这一问题，在0.18微米工艺下可能只有一两个个别情况出现问题。

但是在当前的0.13微米工艺下，一个设计中几十个或几百个网络受到这方面影响的情况并不少见。

”信号完整性问题应该在下述环节中着重强调，包括电路设计，布局布线和模拟。

　　在电路设计中，设计者有更多的机会能够控制信号完整性，对于高扇出的模块比如说时钟驱动器设计者可以选择用差分信号。

　　布局布线的准确性将会更加困难，在IC设计中对于布局布线工具必须包含全部的寄生参数提取，以实现对时钟偏移率和延迟的精确预测，最终的布线器将会和信号完整性工具集成到一起，如果信号完整性低于理想的阈值，将会重新布线。

Synopsys规划了DesignCompiler的替代产品——PhysicalCompiler。

PhysicalCompiler将逻辑综合与信号完整性分析和布局相结合，以此解决信号完整性问题。

PhysicalCompiler与ChipArchitect、ClockTreeCompiler以及RouteCompiler等相结合，可提供一种支持深亚微米产品设计、综合和布局布线的方法。

MagmaDesign公司认识到，时序收敛是一种能够避免因长导线和位置邻近的导线间的信号方向和信号转换速率而引起的信号完整性问题。

该公司采取的办法是，在设计师确定的约束条件下，先固定信号通路的时间设置，再改变布局来适应它。

因此，即使拓扑结构变了，信号通路的特性仍保持不变。

Cadence公司将它在几年前购买的综合技术与分析工具相结合而产生了PKS（物理智能综合）工具，其流程与Synopsys的产品相似。

　　电路的模拟也很重要。

Spice是在晶体管一级对电特性进行建模的最常用的工具但是在深亚微米设计师有许多局限性。

Celestry公司已经研制出一种基于晶体管的仿真器UltraSim，它可以在合理的时间内按计算能力提供达到Spice精度的结果，以解决深亚微米的问题。

为了有效地对信号完整性问题进行验证，首先应该准确地建立影响完整性问题的模型然后用工具进行寄生参数提取和验证，对于建模，有二维，准三维和三维模型三种。

二维模型的特点是适合于大计算量的参数提取，因此适合于全芯片的提取，三维模型最准确但是完全用三维模型将耗费大量的时间，为此只有在对一些关键网络进行提取时才使用三维模型。

　　在集成电路布线中，铝被广泛使用，其布线工艺较为简单。

1997年9月，IBM公司率先推出一种称为CMOS7S的新技术，该技术在集成电路设计中采用铜代替铝作为外部导电材料，使电路布线的尺寸更加微小，芯片处理逻辑运算的能力更强。

1997年，IBM公司发布了可用于集成电路生产的铜布线工艺。

1998年，AMD公司便开始向铜布线工艺转移，这在当时是相当冒险的。

如今工艺材料每4到5年就会出现一次变化，首先是铜，后来是低k电介质陆续进入生产工艺。

而在铝的时代，这种显著的变化每10到20年才会出现一次。

这使工厂的基础设施必须能以较低的成本快速适应新的材料。

采用低k电介质技术遇到的困难更多。

低k电介质技术的引入相对落后了4到6年。

这一技术的延迟引入使铜布线的很多优势没有发挥出来。

早期的130nm工艺的逻辑设计有9层铜，与铝布线工艺是一样。

其中很大一部分都用来补偿二氧化硅的高电容。

　　2．国内的发展现状

　　集成度增加，集成电路芯片上的连线数目急剧上升，国内采用多层金属布线解决金属化中遇到的困难。

用两层金属布线可完成特征尺寸为10μｍ以上的集成电路，0.35μｍ需要4～5层，总连线长度可达到380ｍ；0.13μｍ需要6～7层，总长度约为4ｋｍ，予计到0.07μｍ需要10层，总长达到10ｋｍ。

采用多层金属互连可以显著缩短器件之间的连线密度，减小ＲＣ时间常数和缩小芯片，使速度、集成度和可靠性都得到提高。

　　用RLC模型来估计互连线间耦合电容及对其结果地一些模拟，基于分析得出地结论，研究一些算法，在一定的串扰约束下调整布线。

　　国内认为金属互连线的电阻、金属互连线间及金属层间的电容是互连线主要的寄生元件，它直接决定着互连线的ＲＣ延迟，关联着信号的串扰。

降低互连线的电阻和线间及层间的总电容将减小互连线引起的时间延迟并改善串扰。

低介电常数替代传统的二氧化硅，以及互连线和电介质材料的几何结构最优化是降低互连线寄生电容的两个主要措施。

用低电阻率金属材料铜替代传统的铝作为互连线材料是降低互连线电阻的主要措施。

　　1.1.2 立题的目的与意义

　　学习并掌握深亚微米IC设计信号完整性问题的有关知识，找出影响信号完整性的因素，并研究其影响信号完整性的机理，对其提出一些解决方法，指导深亚微米IC设计，从而减少信号完整性对深亚微米IC设计的影响。

　　信号完整性定义为信号在电路中能以正确时序和电压作出响应能力。

信号完整性问题不仅存在于PCB板上，而且也存在于芯片内部，IC开关速度高、端接元件的布局不正确或高速信号的错误布线会引起SI问题，从而可能使系统输出不正确的数据、电路工作不正常甚至完全不工作。

由于深亚微米集成电路设计中一系列复杂而困难的技术问题，能否设计和制造深亚微米集成电路就成为衡量一个国家集成电路整体水平的主要标准。

而信号完整性问题就是深亚微米集成电路设计中一系列复杂而困难的技术问题中极其重要的一个，为了更好地进行深亚微米IC设计，必须对信号完整性问题进行深入地研究。

　　1.2 论文结构

　　第1章为绪论，主要介绍课题的背景及意义、深亚微米工艺设计的发展状况、相关领域的研究进展和本课题主要研究内容。

　　第2章是信号完整性的概述，主要分析了影响信号完整性的主要因素，并大致介绍了串扰噪声（cross-talk），电迁移（Electromigration），电压下降（IRDrop），天线效应（AntennaEffect）和接地反弹与衬底耦合（Groundbounce&Underlaycoupling）的情况，而且还简要介绍了解决这些影响因素的方法。

　　第3章主要研究了串扰，连线延迟和串扰是影响深亚微米版图设计的两个很重要的因素，两者都是从时序上影响设计。

本章分析了串扰的起因，串扰可以由三种耦合机制引起，即电容、电感和辐射。

从本质上说，辐射耦合是一种自感EMI扰乱，并可以把它视作在EMI设计框架里面。

而且本章还详细介绍了电容串扰和电感串扰及其解决方法。

　　第4章主要研究了电迁移，在电路规模不断扩大，器件尺寸进一步减小时，互连线中电流密度在上升，铝条中的电迁移现在更为严重，成为VLSI中的一个主要可靠性问题。

本章首先介绍了电迁移的原理及其影响因素，然后介绍了它的失效模式，最后分析了电迁移的解决措施。

　　第5章主要研究了电压降，IRDrop是由电线电阻和电源与地之间的电流所产生的。

如果电线的电阻值过高或者单元的电流比预想的要大，一种难以接受的电压下降就会出现。

简单的增加电线的线宽，降低电阻，并且由此电压降低，但是同时它也会减少布线的面积，并且在大多数条件下不会被接受。

确立设计之后，从事于IRDrop问题，当今所普遍应用的技术并不是对这些问题行之有效的方法。

为了使设计中电流下降的位置更加完善，并且可以自动地通过更宽地金属层为IRDrop的最低估计值提供路径，其所需要的是科学的设计和可用来实施的工具。

本章进行了模拟仿真实验，证实了本章的论述。

　　第6章主要研究了天线效应。

本章首先介绍了天线效应的机理，然后论述了它的影响因素，最后提出了其解决方法。

　　第2章 信号完整性的概述　2.1 信号完整性的定义

　　信号完整性（SignalIntegrity）是指信号未受到损伤的一种状态。

它表明信号通过信号线传输后仍保持其正确的功能特性，信号在电路中能以正确的时序和电压作出响应。

由IC的时序可知，如果信号在稳态时间（为了正确识别和处理数据，IC要求在时钟边沿前后输入数据保持不变的时间段）内发生了较大的跳变，IC就可能误判或丢失部分数据。

若信号具有良好的信号完整性，则电路具有正确的时序关系和信号幅度，数据不会出现错误的捕获，这意味着接收端能够得到正确的数据。

相反，若出现信号完整性故障，就会引起任意的信号跳变，使信号不能正常响应，导致系统工作异常，性能下降[3]。

　　2.2 信号完整性的起因及表现

　　随着IC生产工艺尺寸的不断缩小和die尺寸的不断增大，对设计方法学和EDA工具的要求越来越高，对于IC设计团队来说进行0.18微米以下的设计将面临着越来越严峻的挑战，由于目前缺少能有效解决信号完整性问题的设计方法学和工具，由信号完整性引起的逻辑和时序问题，常使芯片不能实现时序的正确收敛或测试过程中不能正常工作。

假如设计工程师没有充分考虑信号的完整性问题，原来工作正常的产品在应用现场就存在发生故障的风险。

仿真试验结果证实，IC开关速度过高、端接元件的布局欠妥、电路的互连不合理等都会引起信号完整性问题。

信号完整性主要包括串扰、天线效应、电迁移、电压下降等。

（1） 串扰噪声（cross-talk）

　　串扰是指毗邻两金属线的线间耦合电容引起的噪声现象。

互连线耦合电容包括平行线间耦合电容、交叉线间耦合电容、线对地耦合电容等（见图2-1）。

当一条金属线中传输的信号发生跳变时，与其相邻的金属线中由于耦合电容（见图2-1）的作用而伴随着电荷的转移，噪声大小取决于信号的转换速率。

串扰噪声对芯片的影响有二：

　　1. 串扰延迟。

串扰对时序的影响，会使高速芯片不能以最快速度工作（见图2-2a）。

　　　　　　　　　　　　　　图2-1 互连线电容的类型

a）

b）

图2-2 串扰噪声引起的信号延迟（TimingError）和逻辑错误（LogicError）

　　因为“受害”节点的时序是通过门电路的时延、相互连接的延迟以及相邻节点的状态决定，因此由串扰产生的时序问题微妙而复杂。

每个周期都存在延迟，而不仅仅是互连引起的延迟，这些延迟的变化会造成时序无法收敛；

　　2. 串扰假信号会引起某些寄存器的错误逻辑状态（见图2-2b）。

当两个或两个以上的布线路径存在一定距离并呈并行分布时，彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容。

如果一个“攻击”节点信号发生变化，可导致邻近的“受害”节点瞬态呈现一个异常的逻辑值，从而引起逻辑的异常改变，其结果引起逻辑运算的重复错误[2]。

（2） 电迁移（Electromigration）

　　电迁移现象是由于电源线和信号线上过高的电流密度导致的。

   1. 金属电源线中的过高电流密度而引起的电子风”，使得金属离子迁移，从而形成了导线的空洞而导致某些情况下的断路以及由迁移走的金属堆积在别处而形成的短路现象（见图2-3）。

   2. 信号线的电迁移有时又称为导线自热，是由于互连线上信号的高速变化对电容的不断充放电而引起的。

当脉冲通过导线时，导线本身的功耗将使导线温度超过氧化层温度。

氧化层和导线之间的温度差异会产机械应力，最终使导线断裂。

低K值的电介质热传导性差，机械强度低，因此用其制作的导线自热问题将更为严重。

导线自热问题由来已久，但在0.25微米及其以下工艺必须采用智能化程度更高的设计工具来解决导线自热问题，否则芯片将无法工作。

图2-3 电源线电迁移引起的空洞和小丘现象

　　（3） 电压下降（IRDrop）

   电压降是由于电源线自身存在一定的电阻，或者单元的电流比预想的大而产生的电压下降。

可导致门和信号的延迟从而引起时序退化和时钟偏移，以及噪声容限的降低。

IC只能按规定的时序接收数据，过多的信号延迟可能导致时序违背和功能的混乱，而且延迟会使芯片的工作频率降低，从而影响芯片的性能。

时钟偏移还会使系统的功耗加大（见图2-4）。

   单纯的增加电源线的宽度会降低电阻从而降低电压降，但是那会减少可用的布线面积，因此在多数情况下并不适用。

　　　　　　　　　　　　　　　　　图2-4 电源线网孔上的电压降

　　（4） 天线效应（AntennaEffect）

   天线效应发生在芯片生产的过程中，与晶体管相连的金属导线由于其上面几层金属层还没有淀积上，因此处在一种浮在圆片表面的状态，这些浮着的金属线将会作为天线收集后续工艺中的电荷（比如等离子刻蚀）将这些电荷全都储藏在栅极，当电荷达到一定数量时会击穿栅氧化层，就会造成器件的毁坏。

在设计中栅面积与金属线面积必须满足一定比例。

这一比例表明在天线效应问题发生之前逻辑门的输入能与多少条金属线相连，换句话说，这意味着晶体管的栅极能够容纳多少电荷。

通过插入跨线或者插入二极管的方法，可以有效地避免天线效应[2]。

　　（5） 接地反弹与衬底耦合（Groundbounce&Underlaycoupling）

   接地反弹简称地弹，指由于电路中较大的电流涌动而在电源与地平面间产生大量噪声的现象。

如大量芯片同步切换时，会产生一个较大的瞬态电流从芯片与电源平面流过，芯片封装与电源间的寄生电感、电容和电阻会引发电源噪声，使得零电位平面上产生较大的电压波动（可能高达2v），足以造成其它元器件的错误动作。

由于地平面的分割（数字地、模拟地、屏蔽地等），可能引起数字信号走到模拟地区域时，产生地平面回流反弹。

　　同样电源平面分割，也可能出现同样危害。

负载容性的增大、阻性的减小、寄生参数的增大、切换速率增高以及同步切换数目的增加，均可能导致接地反弹增加。

   同时，衬底耦合可能使设计面临更大的挑战。

在硅片设计中，由于衬底和阱具有有限的电阻率，其上流过电流时会产生一定的压降。

而MOSFET管的阈电压（开启）取决于在栅区下面的衬底（或阱）的有效电压，这意味着任何衬底电流不仅能越过MOSFET管的阈电压，而且能越过逻辑门或时钟电路的阈电压，使设计很不可靠。

随着水平尺度与垂直尺度的下降，衬底和阱层的电阻增大，情况就变得更坏。

　　2.2 信号完整性的解决方法

　　对芯片设计，通常采用两种方法解决信号完整性问题。

其RF解决方案集中于传输线，常在封装边界上使用阻抗匹配办法，而数字（即宽带）解决方案则强调选择封装，控制同步切换数量和切换速度，在封装外部电源引脚与地之间使用旁路电容，在IC内部的电容则通过金属层的重叠来实现，即为高速瞬态电流提供一个局部低阻抗通路，防止接地反弹。

   然而，当面临深亚微米设计中的信号完整性问题时，通常的解决方案不再适用。

例如，限制边沿速率（Slewrate）虽然能够明显地改善接地反弹和串扰，但它同时限制了时钟速率。

研究新的解决方法必须能够适宜深亚微米的IC设计。

如增加衬底电阻问题可采用绝缘体上硅技术（SOI）来解决，这是在微米IC设计中被广泛采用的技术。

现在，解决信号完整性问题的方法主要是电路设计、合理布局和建模仿真[3]。

　　2.2.1 电路设计

   在电路设计过程中，通过设计控制同步切换输出数量，同时控制各单元的最大边沿速率（dI/dt和dV/dt），得到最低且可接受的边沿速率，这可以有效地控制信号的完整性。

也可为高输出功能块（如时钟驱动器）选择使用差分信号。

比如，通常时钟使用ECL信号或全摆幅的差分信号。

对于应用工程师，通常是在传输线上端接无源元件（电阻、电容和铁氧体），来实现传输线与负载间的阻抗匹配。

端接策略的选择应该是对增加元件数目、开关速度和功耗的折中。

端接串联电阻R或RC电路，应该尽量靠近激励端或接收端，并获得阻抗匹配，同时，电阻R（如10Ω）可以消耗掉逻辑电路的无用直流功率，电容（如39PF）可以在满足开关速度的条件下削弱阻尼振荡强度，但同时须仔细选择该电容，防止其引脚电感引起的振荡（ringing）。

　　2.2.2 合理布线

   合理布线很重要，设计者应该不违背一般的原则的情况下，利用现有的设计经验，综合多种可能的方案，优化布线，消除潜在的问题。

虽然有一些设计规则驱动的布线器有助于设计者优化设计，但还没有一种完全由用户定制设计规则和完全支持信号完整性分析的布线器。

布线工具应该与全部寄生参数抽取相结合，以得到对于时滞率和时延的准确预测[3]。

　　2.2.3 建模仿真

   合理地进行电路建模仿真是最常见的解决办法。

在现代高速电路设计中，仿真分析显示其优越性。

它给设计者准确、直观的设计结果，便于提早发现隐患，及时修改，缩短设计时间，降低设计成本。

设计者应对相关因素作合理估计，建立合理的模型。

对于IC设计，电路的仿真必须在封装的环境下进行，仿真结果才能更接近铸模后返回的硅片测试结果。

由于信号完整性问题经常作为间歇性错误出现，因此重视同步切换控制、仿真和封装，保证设计符合信号完整性要求，在硅片制造前解决问题。

对于IC应用，可利用仿真来选择合理的端接元件和优化元器件的布局，更容易识别潜在问题，并及时采取正确的端接策略和布局约束机制来解决相关的信号完整性问题。

随着时钟频率的增加和IC尺寸的持续下降，保持信号完整性对设计者来说越来越富有挑战性，这使得建模仿真成为设计中不可或缺的环节[3]。

　　2.3 本章小结

　　本章是信号完整性的概述，主要分析了影响信号完整性的主要因素，并介绍了串扰噪声（Cross-talk），电迁移（Electromigration），电压下降（IRDrop），天线效应（AntennaEffect）和接地反弹与衬底耦合（Groundbounce&Underlaycoupling）的概念和原理，并且简要介绍了解决信号完整性问题的方法。

本章给出一个对信号完整性的初步认识，了解到深亚微米中信号完整性问题的重要性，并大致说明了解决问题的着手点。

    　　第3章 串扰

　　3.1 串扰的定义

　　串扰是相邻线之间的耦合（cross-couping）电容影响了其中一个线的信号完整性的结果。

在逻辑门驱动互连线时，一根互连线一般与几根相邻线耦合，它们有垂直方向的和水平方向的。

研究时只关注同层中相邻线对门和线延迟的影响，称这根互连线为“受害线”，对它造成影响的线叫“侵害线”。

现在新的工艺有更多的金属层，则耦合电容与地电容之间的比值就加大，其影响就越严重了；同时在0.25um、0.18um工艺下，器件阈值越小，其噪声冗余就越小，以往被忽视的串扰现在不得不考虑。

　　串扰的危害很大，由于两条线之间的耦合电容的影响，侵害线上的变换引起受害线不想要的变换，从而引起电路逻辑失灵，使接受器出现重复的逻辑变换，从而使受害线上信号完整性受到破坏[1]。

　　3.2 串扰的分类

（1） 电容串扰

　　导线之间都存在电容，当它们离的足够近时，电容就会变大，大到可以将巨大的能量从一条导线（侵略线或工作线）耦合到另一条线（受害线或被动线）。

电容允许移位电流穿过间隙并注入受害线，因为无论是上行还是下行电阻都是一样的，电流平均分开将波动沿各自的方向输送。

图3-1中描述的就是耦合现象，电容沿两条传输线分布。

共有电容每单位的长度是Cm。

通常的问题是需要有表示两条线的耦合微分方程的联立解。

近似值可以用来显示基本特性，也可以导出适用于弱耦合的有用程式。

　　图3-1中的分流中显示了一小段耦合传输线当电压波动经过侵略线时，它会通过位移电流注入受害线，之后电流沿着各自的方向平均分开，侵略波动会引起脉冲，脉冲有与边缘速率相等的宽度，并且在受害线上沿相反方向蔓延。

在侵略线上由低至高的过渡会在受害线上引起正脉冲，而从高到低的过渡会引起负脉冲。

　　一旦串扰信号被发送到受害线上，它也会反过来影响侵略线，发生串扰，并会扰乱侵略线的波形，并且使串扰的计算结果复杂化。

当次要的串扰可以忽略不计时，就可以称为弱耦合;相反，称为强耦合，简单的串扰方程依赖于弱耦合。

　　　　　　　　　　　　　　　　　　图3-1由于耦合电容产生串扰的简图

   侵略线与向前的受害线波动一同并各自向负载和远处运动。

因此，每增加线时，侵略线边缘都会增加受害脉冲，受害脉冲会在波形不断移动中不断增大。

终端噪声（FEN）是一个宽度接近于侵略线上边缘速率的单一脉冲。

   侵略线和相反的受害线波形沿反方向移动，因此侵略线能注入电流的交叠部分只有一半的增长时间。

这段时间之后，脉冲会不变地向终端移动。

然而，这些脉冲会连续地产生，因此当终端产生地最后一个脉冲蔓延回近终端时，近终端至少需要2*TOF接收它们。

   总之，电容串扰会在终端产生短暂的脉冲，在近终端出现一个长信号，终端信号会随着长线增长幅度，而近终端噪声会随着长线增大宽度。

串扰噪声在由低到高过渡时是正的，而由高到低时是负的。

该结果在图3-2中得以总结[4]。

（2） 电感串扰

   由两条信号线组成的闭合环路是由相互联系的电感线圈耦合而产生的，根据V=m*di/dt，侵略线上的电流变化会引起受害线上的串扰电压。

与电流注入受害线的电容串扰相比，电流的网点的变化是零，侵略线只能驱使电流沿着受害线流动。

结果，正反向的电