晶片 制程解决方案一步到位 低功耗设计挑战迎刃而解.docx

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晶片制程解决方案一步到位低功耗设计挑战迎刃而解

晶片制程解决方案一步到位低功耗设计挑战迎刃而解

随著可携式装置功能发展渐趋多元，对于低功耗的需求也将更加迫切，此须于晶片设计架构初期及早规画；而另一大省能方案，则是采用硬体多核心架构的多媒体应用处理器，在产业界的趋势正在快速成形。

随著节能话题持续延烧，嵌入式市场也掀起低功耗的风潮，尤其可携式嵌入式系统产品如手机、个人数位助理（PDA）、全球卫星定位系统（GPS）、可携式多媒体播放器（PMP）、笔记型电脑（NB）等为延长使用时间，对于缩减电力损耗的要求将更加殷切，有鉴于此，从系统单晶片（SoC）架构开发初期，即须将低功耗的设计考量进去，将使晶片开发相较于过去更显艰钜。

对此，SoC设计服务商已研拟出相对应的低功耗解决方案，提供晶片设计业者从晶片开发初期的电晶体层面（TransistorLevel），到矽智财（IP）层面、电路层面、晶片层面乃至于到系统层面完整技术支援，除了可达成降低功耗之外，藉此亦可降低开发复杂度，以加快产品上市时程，并且能减少开发时的风险。

晶片架构主掌低功耗成败藉方法论进行效能优化

图1智原科技IP业务暨亚洲ASIC业务副总经理王心石认为，随著先进奈米制程的演进，电源开关技术效能更显重要，智原拥有此技术发展的多年经验。

智原科技IP业务暨亚洲ASIC业务副总经理王心石（图1）表示，要达成降低功耗的目的，从晶片设计架构端已决定80%的效能，剩余20%则透过后端的晶片实作阶段进行强化。

为此，目前SoC设计服务商也各自开发出针对低功耗设计的基本元件，如元件函式库（CellLibrary）、记忆体编译器（MemoryCompiler）、IP层级的各种低耗电IP设计、低耗电设计方法论、系统层级的低耗电架构设计以及平台等完整方案，协助客户在规画SoC架构时，即能采用众多低功耗技术，以提高低功耗性能。

智原自一年多前即提出一套方法论--系统单晶片编译器，缩短过去须耗费半年才能完成的开发过程，而以此套方法论即可于几星期内达成。

此外，王心石指出，电脑辅助设计（CAD）与购买开发工具为智原科技技术投资比重最大的两项，所研发出的方法论正是智原赖以生存的核心优势，当中，CAD主要提供客户在开发初期，透过此系统得以评估采用何种设计方案可达最佳低功耗效能，以进一步降低开发成本与风。

目前新竹总公司的CAD人员已近百位。

图2创意电子研发工程处技术整合与服务部副处长赵克中指出，先进奈米制程投入的风险大，为此晶片设计业者选择在先进制程技术成熟的SoC设计服务更显重要。

创意电子研发工程处技术整合与服务部副处长赵克中（图2）指出，低功耗设计从IP设计、系统整合、后端制造以至于测试环环相接，创意电子亦从设计阶段，即开始协助客户完成如时脉闸（ClockGating）、以及区分不同电压岛（VoltageIsland）等技术支援，此外，针对更新进的65奈米制程，与国内台积电合作关系紧密，可以提供客户朝65奈米制程发展所需更成熟的技术支援。

一直以来，虹晶科技强调的是平台服务概念，即从IP、晶片直至系统整合等服务一应俱全，虹晶科技系统晶片事业群执行副总经理李宗谊（图3）谈到，虹晶补足客户对于SoC整合能力的不足，藉此以协助客户产品能快速进入市场。

而除了掌握SoC设计架构初期的关键阶段，在晶片实作过程中亦须持续加强剩余20%的低功耗特性。

现阶段SoC设计服务在后端晶片实现端，主要是提供多电源供应与电源管理单元（PMU）技术协助客户降低SoC功耗。

电压分类/PMU技术达成降低SoC功耗目标

图3虹晶科技系统晶片事业群执行副总经理李宗谊表示，低功耗的设计要从架构与晶片实现方面著手，前端架构决定50%以上的成败。

随著晶片制程由微米朝向更先进的奈米方向演进，功耗也愈降愈低，如0.13微米制程的功率为1.2伏特；进入90奈米制程达1伏特，相较于0.13微米制程有效节省44%功率消耗。

惟因电子元件特性影响，进入至90奈米制程之后，晶片功率仍维持在1伏特，在功率无法调降的情况下，制程的微缩对于降低功耗已无太大助益，此时，对于低功耗技术的需求将更加殷切。

欲探讨降低SoC功耗的方案，可从电力运作与待机两大项观之。

以运作状态而言，目前SoC设计服务商的作法是透过将SoC内部电压切割成几大区块后，依据个别的功能需求提供不同电压，并将毋须使用到的功能暂时关闭，藉此达到低功耗的目的，此电压分类区块称为电压岛，或功率区域（PowerDomain）。

而为能在同一制程下，达成电压岛在相同频率、不同运作电压时可各自实现功能，为此，须藉由使用标准函式库提供者（StandardCellLibraryVendor），发展出新的功率电路元件，如隔离单元（IsolationCell）、电平位移器单元（LevelShiftCell）、持续启用单元（AlwaysOnCell）、保持先进先出（RetentionFIFO）等，以协助不同电压单元彼此间讯号连接时可运作顺畅。

例如当两大电压模组讯号进行沟通时，因两方电压准位有别，因此须藉由电平位移器单元在由高电压连接至低电压模组时进行降压，反之亦然；而当两方的模组有一方关闭时，关闭的电压模组讯号不能影响启动模组，因此需要隔离单元进行隔绝，以免产生讯号干扰等。

事实上，目前国内主流的SoC设计服务业者如智原科技、创意电子、以及虹晶科技等均发展出各自的一套功率电路元件。

赵克中谈到，功率电路元件最重要的是确保电压岛各自模组连接时运作的流畅性，以及在不同电压模组讯号互连情况下，从高电压连接至低电压模组时，各自的时序（Timing）效能是否达一致性，以免造成效率不佳等，都将会是影响低功耗效能的因素为此，创意电子所发展的一整套功率电路元件均确保能在每一步骤进行顺利。

该公司特别发展出一套电压岛电源开启检验工具，可降低启动耗电量。

赵克中说明，当开启电源时，所有电压岛也会同时启动，而启动的瞬间电流会突降，为此，创意电子的作法则是依序让电压岛开启，避免同时打开时造成的电流突降，而电压岛检验工具即可达成。

另外，针对电压岛方面，创意电子也开发出追踪系统（Tracker）技术，以避免电压岛连接的电力线接入发生错误，为此发生重开光罩的风险。

赵克中提到，因更先进制程开发光罩的费用更加高昂，防止电力线连接产生故障的问题在先进奈米制程重要性愈发突显，为此创意电子推出的追踪系统技术主要是搭配电子设计自动化（EDA）厂商的EDA工具，防止发生此意外，不过现阶段EDA业者提供的工具未能完全符合创意电子的需求，为此创意电子的设计团队另外也研发出工具进行修正。

此外，为能使电压岛内毋须运作的电源停止运作，须使用电源管理单元作为模组间电源管理，依不同应用规画出电源模式，并设定好状态。

李宗谊谈到，在设定状态完后，须把控制讯号连接至相对应模组，须注意如讯号间的同步处理、模组进入睡眠状态流程等，以上事项须保留为IC设计者作为参考。

事实上，现在SoC设计服务商正积极导入更新一代的多电源供应技术，称为动态电压/频率排列（DynamicVoltageFrequencyScaling,DVFS）。

由于不同应用对于电压与频率的需求不同，而DVFS技术可将SoC的运作模式分成不同模块，针对不同应用供应适当的电压与频段，以减少不必要的资源浪费，此相较于传统的多电源供应技术，在耗电量成效更为显著。

赵克中解释，一般而言，当电源开启时，电力输出达100%；关闭时则归零，但事实上并不然，电源关闭时，电流并非完全关闭，DVFS技术则针对此一缺陷应运而生。

创意电子线也针对DVFS技术开发出一套监控软体，藉此侦测系统不同应用，以精准供应各别功能所需的电压与频率。

赵克中指出，DVFS技术概念在产业界已行之有年，但真正导入系统还未正式开始，而此技术须在晶片开发阶段即考量进去，并配合电源管理晶片提高效率，创意电子则预计在今年年底前导入。

而另一家国内SoC设计服务商智原科技也已规画导入DVFS技术，王心石提到，DVFS技术已成为业界的大势所趋，智原科技已将DVFS技术内建于中央处理器（CPU）、软体以及IP当中，让客户可以在SoC设计架构初期，即能加以运用。

而除了DVFS技术之外，智原科技在发展降低功耗技术方面也投入相当大的资源，建立起低功耗标准函式库（LowPowerStandardLibrary）、低功耗记忆体以及低功耗IP，并藉此开发出针对降低漏电所自行研发的电源开关器（PowerSwitch）技术，该技术自4~5年前即开始载入所有智原科技执行的专案当中，当中大多数采用的客户群为可携式装置业者。

王心石说明，电源开关器技术原理即为在晶片外部开关加设一道开关，透过开发经验值设定加设的开关成为负电压，由于电机体尺寸与漏电量成正比，如何做到小尺寸且低漏电，即运用智原科技低功耗函式库，该技术相较于传统无加设一道开关的模式，降低漏电流效能更为显著。

至于待机状态下，应如何降低功耗的问题，首要须从降低漏电量效率著手。

奈米制程持续进化防堵漏电问题成一大关键

由于嵌入式系统待机时间往往较长，因此对于降低漏电的性能要求更加严苛，但目前在持续迈向更先进制程的发展下，漏电量将成为一大隐忧，对此，目前发展出多阈值互补式金属氧化物半导体（Muti-ThresholdCMOS,MTCMOS）技术，即所谓的电源闸控制单元（PowerGatingCell），现已解决此一大问题。

MTCMOS可以是所有电源闸控制单元的总称，即包括头端单元（HeadCell）与尾端单元（FootCell），主掌SoC晶片外部此两大单元的电源开关。

另一方面，MTCMOS也是现今走向先进奈米制程后，在降低制程漏电量相当重要的技术。

每一先进奈米制程均分为高压阈（HighVoltageThreshold,HVT）、标准压阈（StandardVoltageThreshold,SVT）以及低压阈（LowVoltageThreshold,LVT）三个单元，而所谓的MTCMOS，即视客户在不同应用所需的效能和功耗规格，进行不同阈的混搭。

由于高压阈的特性为效率偏低，但漏电量低，因此低功耗效能较佳；低压阈则是相反，为此，一般而言，若应用于高效能、低功耗的产品，则可选择HVT搭配SVT的形式；反之则可选择HVT混合SVT的方案。

不过，采用混搭方案须考量两点，其一是将增加晶片开发的成本，但量大时，其反映在成本上的程度也会相对偏低；其二是SoC设计服务商的选择，赵克中谈到，MTCMOS技术的门槛偏高，若SoC设计服务厂商本身的技术不够成熟，将会加大晶片开发的风险。

事实上，目前嵌入式系统采用MTCOMS技术比重有增高的趋势，尤其是众多热门应用的待机时间相当长，过程中所耗费的电力相对偏高，对于MTCMOS的使用率也逐渐攀升，此外这些应用选用90、65奈米制程开发晶片比例渐长，在晶片尺寸不断微缩之下，其漏电量将会愈大，对于MTCMOS技术的依存度将会更高，赵克中指出，创意电子的客户于0.13微米制程采用MTCMOS的比重并不高，相反在90、65奈米制程，使用比例有增高趋势。

另外，在SoC设计阶段，有鉴于CMOS运作时，如在电压岛模组间由高压往低压，或低压往高压过程电力消耗量最大，而为能将毋须使用的模组以时脉闸关闭电流，达成降低功耗目的。

另外，可携式装置的多媒体应用处理器，亦与降低嵌入式系统功耗息息相关，处理器供应商各自推出硬体多核心方案搭配低功耗技术，以达成降低电力消耗。

达成处理器节能要求硬体多核心趋势蔚然成风

由于可携式装置的多媒体功能发展日益多元，不少多媒体应用处理器业者将成熟的演算技术以硬体达成（图4），如2D/3D引擎、H.264/MPEG4加速器等，并整合至SoC当中，除了可满足不同多媒体功能需求、加快产品上市时程外，更重要的是，采用硬体型式相较于软体更可达到省电效能。

图4瑞萨处理器架构

图5德州仪器CatalogDSP/EEE产品亚洲区市场开发协理李松青预估，硬体形态多核心处理器在未来将会占据绝大多数市场。

德州仪器（TI）CatalogDSP/EEE产品亚洲区市场开发协理李松青（图5）表示，德州仪器处理器的三大发展方向为效能、省电以及价格，另外，开发的难易度也是客户考量的重点，并非技术能力不足的厂商才会有此要求，而是市场竞争日趋激烈，系统厂商对于产品推出时程的掌握更加殷切。

德州仪器针对多媒体应用提供不同形态的架构因应市场需求，如加速器加上ARM、ARM加上协同处理器以及加速器、ARM加上数位讯号处理器（DSP）等。

李松青认为，相较于软体型式，采用硬体架构的加速器或引擎在价格上更具竞争力，且效能也可达成最佳化，因此一般多媒体功能均采硬体型式，但若要加入新的功能，则须采可程式化的形式。

而为能持续提供更低功耗的处理器方案，德州仪器推出内建安谋国际（ARM）的新一代处理器核心Cortex-A8，其效能为ARM9约四倍，主要锁定手机为最大宗市场，亦适用于个人导航装置（PND）、可携式多媒体播放器（PMP）。

此外，针对降低功耗方面，德州仪器也自行研发出SmartFlame技术，可将待机时间功率降至达仅微安培。

针对讲求低功耗设计的可携式装置市场，瑞萨（Renesas）推出的多媒体处理器平台架构主要的发展方向为小尺寸晶片、众多的IP、同步动态随机存取记忆体（SDRAM）以及低功耗。

图6台湾瑞萨第二营业技术行销部副主任刘惟昱提到，硬体多核心架构处理器已成大势所趋，瑞萨的产品布局亦朝此方向演进。

为能提高处理器运算效能与降低功耗，不同于他家厂商采用ARM处理器核心，瑞萨采用自行开发的处理器核心，台湾瑞萨第二营业技术行销部副主任刘惟昱（图6）指出，瑞萨预计于今年第三季推出的新一代处理器核心运算速度达400MHz，由于采用超等级（SuperScale）架构，可同时执行两种指令下，省电效能可媲美ARM11的600MIPS。

瑞萨的处理器架构同样采行CPU加上硬体处理器，刘惟昱分析，采用硬体解压缩的架构已成为大势所趋，主流的处理器厂商包括三星、飞思卡尔、德州仪器均朝此方向发展，其优势为处理速度快、效能高以及可实现多媒体功能；但其最大的缺点为采用多个硬体加速器或引擎，为此需要中介软体，而系统业者必须具备开发应用处理器介面（API）的技术能力，此将使得日后开发产品的门槛升高。

图7恩智浦手机及个人行动通讯事业部副总裁暨多媒体IC产品线经理MartinValkenburg说明，NXP新推出的应用处理器强调在语音功能运作可达成低功耗效能。

而另一大多媒体应用处理器厂商恩智浦（NXP），2007年3月也针对低功耗效能，推出一款音乐手机解决方案，可提供长达100小时的播放时间。

该方案内建一套完整的软体叠层，其为可携式播放器广泛使用的应用模式，包括内容管理、播放列表支援、播放/跳过模式、以及低音强化（BaseBoost）和图形等化器（GraphicEqualizer）等功能。

新推出的方案预计于今年年底前量产。

恩智浦手机及个人行动通讯事业部副总裁暨多媒体IC产品线经理MartinValkenburg（图7）表示，功耗成为可携式装置的一大发展重点，为此，针对新处理器方案，恩智浦采用低功耗设计方法论，包括记体体开关晶片、记忆体管理、电源管理、动态频率排列等，以达成降低功耗需求。

虽然硬体多核心处理器为主流趋势的呼声极高，但微处理器核心供应商仍抱持著看好的心态，持续发展软体多核心的产品蓝图。

图8安谋国际全球行动通讯市场行销总监RobertCoombs谈到，Cortex-A9为首款结合Cortex应用类型架构与多重处理功能ARM处理器，可扩充更多效能。

同质应用多核心形态满足不同应用所需

ARM全球行动通讯市场行销总监RobertConnmbs（图8）谈到，硬体加速器或引擎的架构虽能降低功耗，不过其最为人所诟病之处在于功能的延展性不足。

相较之下，软体多核心处理器在此部分则相当具有弹性。

继Cortex-A8之后，ARM于2007年8月再推出兼具高效能、低功耗以及高弹性化设计的多核心/单核心处理器Cortex-A9系列。

Connmbs指出，该方案能在严苛的功耗限制下，适用于智慧型手机、行动网路电脑、汽车资讯娱乐装置、以及其他嵌入式应用。

在达成低功耗效能方面，新一代处理器在系统层级上强化与加速器、直接记忆体存取（DMA）的连接，进一步提高系统层级的效能并同时降低功耗。

此外，每款处理器都支援ARMAdvantage标准单元与记忆体，以支援传统与简便的合成流程，并在符合前一代ARM11系列处理器的矽元件成本与耗电预算下，进一步提高省电效率。

美普思（MIPS）处理器事业群产品行销总监MarkThrondson（图9）指出，未来消费性电子商品须同时处理大量多媒体串流、传送安全的内容、执行复杂的使用者介面、执行用户端与伺服器端的中介软体、设定资料流量的优先性，并同时提供系统储存功能以及许多其他的功能，为此，采用多核心嵌入系统时提升效能的最佳利器。

日前，MIPS新推出执行绪、多处理器IP核心技术MIPS1004K同步处理系统，可在多重处理系统，即高达四个独立或是多执行绪处理器搭配先进的系统同步功能中，提供最佳的效能表现以及最多样化的组态。

在多核心中加入多执行绪不但能提高整体的效能，更可以充分运用同步多核心平台的作业系统或是程式化模组协同作业。

除了多核心处理器外，作业系统在降低功耗效能方面，也成为不可或缺的一环。

嵌入式作业系统无可或缺

嵌入式作业系统厂商蒙特维士达（MontaVista）针对低功耗效能需求较高的行动装置，也推出Mobilinux版本，其特别强化在降低功耗的表现。

美商蒙特维士达大中华区暨南亚区总监徐志亮（图10）指出，现在产业界透过动态电源管理（DynamicPowerManagement）技术达成降低CPU功耗，而Mobilinux可强化此技术效能；另外，该版本具有记忆体类型配置（MemoryTypeAllocation）技术，可达成降低RAM记忆体功耗，以及快速开机效能，能在最短5秒内启动。

图9美普思处理器事业群产品行销总监MarkThrondson分析，采用硬体I/O作法虽可让许多应用获得效益，但部分应用仍采用软体I/O作法较佳。

图10美商蒙特维士达大中华区暨南亚区总监徐志亮提到，Mobilinux版本最高可延长电池寿命达80%。

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