QuartusII使用教程完整实例.docx

QuartusII使用教程完整实例.docx

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QuartusII使用教程完整实例

Quartus□入门教程

（一个Verilog程序的编译和功能仿真）

Quartusn是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。

硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。

接下来我们对这种智能的EDA工具进行初步的学习。

使大家以后的数字系统设计更加容易上手。

菜单栏

资源管理窗口

任务管理窗口

第一步：

打开软件

快捷工具栏

Quartus0

eEdFtViewProjectAsstgrirweHiEProcessingTmIsWindow

RfCijectNa'flQaEx

CiyppalQiLvaMitr«rcii（y

矗Hisraidy]色Fiw]"DstignUrfeJ

———

T-itkET

E]►CenpiltDtEi.pi

工作区

QUA

QUARTUS*■SOFTWAREvllt

ITHJHt

信息栏

VI芒wQuartusII

kirwTnBtlon

\£ji訓闿./FYQ«5shoEsdraIhloJ\Inlo）\WfflrunjCitic-alWairphjXEiroiX5iopieKe»jA/

IH

u

快捷工具栏：

提供设置（setting）,编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

菜单栏：

软件所有功能的控制选项都可以在其下拉菜单中找到。

信息栏：

编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

第二步：

新建工程

1工程名称：

file>newProjectWizard）

工程名称

hatisthenameoftfeBroject?

test

顶层模块名（芯片级设计为实体名），要求与工程名称相同

.Hext》

Finish

取消

3选择芯片型号（我们选择MAG3000A系列下的EPM3256AQC208-10芯片）

（注：

如果不下载到开发板上进行测试，这一步可以不用设置）

neGt）

2添加已有文件（没有已有文件的直接跳过

如果有已经存在的件就在该过程中添加,软件将直接将用户添加的文件添加到程中。

如果有已经存在的

件就在该过程中添加,

软件将直接将用户

添加的文件添加到

程中。

Whatistherameofthelop-levelck&signen胞forthisproject?

Thisnamehcasesensitiveanamu如nnatchtheentilynameinthedesignlile.

|

UseExistingPrefectSettrgs

所选的芯片

HewProjectWizard:

Family&DeviceSettings[page3of5J

的系列型号

、Sj^lectthefamilyariddeviceyouwanttotagetforcompilabon.

快速搜索所需的芯片

ShowinjAvailaUedevin1li

Package:

Rncourt:

Targetdevice

CAutodeviceselectedtheFiler

<*^pecilicdeviceselectedin'Availabledevices4list

Availabledevices:

Name

EP2C70F672C7

EP2C7OF672C0

EP2C70F672IB

1.2V68416

1.2V68416

1.2V6S416

222222

4I

EP2C70FS96C6

1.2V6E416

EPX70F996C7

EP2C70F996C8

EP2C70FS96I8

1.2V68416

1.2V66416

1.2V66416

222222

666

"Corftpaniondevice

Hardcopy

KLimitDSP&RAMtoHardCopydeviceresource

4选择仿真，综合工具（第一次实验全部利用

选择芯片

300

4

4

4

A

4

4

4

|AnyV

|罰

J

Spgedgrade：

両Shawadvanceddevices厂HardCopvccfflpatibitonl^

opy

Memoff...

Embed...

PLL

A-

Loirev...LE$UserI/...

1152WM300

1152000300

1152000300

1152000300

1152000300

1152000300

1152000

quartus做，三项都选None,然后neGt）

IX

NewProjectWizard:

EDAToolSettings[page4of5]

SpeciytheotherEDAtods-madditiontetheQu^tusIIsoftware

■-usedvnMhtheproiect.

选择第三方综合工具，如果

DesiyEntry/SynthesisToolname:

少

使用Quartus内部综合工具

贝U选择none

厂Runthistoolautomafrcafllytosynthesizethecoiientdesign

选择第三方仿真工具，如果

Smuabon

Toolname:

|

zIw

厂Rungstsdevelsiinulatoofj^utorrialic^llyafterc^fpilation

TinwigAnalysis

Toolname:

I

厂Runthistoolaftercompilatii

使用Quartus内部仿真工具

贝U选择none

KBack|Next

Finish取消

5工程建立完成（点finish）

HewProjectWizard:

Summary[p^ge5of5J

WhenyoucfcckFinish,theprojectwillbecieatedwiththefollowingsettings:

Projectname：

Tgp-leveldesignentity:

lest

Numberoffilesadded:

0

Numberofu^rlibraii&$added：

0

Deviceassignments:

Familyname；:

CjreloneII

Device:

EP2C70FE96C6

EDAtools:

Designentry/syntlhesis:

Simulation;

Timinganalysis:

OperMingcondition:

Corevoltage:

12V

Junctioniemperai.urerange:

D戲痪

Projectdireclwy:

E-；LXQ/■国家精品课程股件测试/

工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况,以及模块名等等信息。

ECt

r-firuihj|职消

第三步：

添加文件（file>new>VHDLfile），新建完成之后要先保存。

Cancel

我们选择VerilogHDLFile设计文件格式既选择Verilog文本输入形式

VerilogHDLFil

（startAnalysis&synthesis））

Hew

SOPCBuilderSystem

-DesignFiles

AHDLFile

BlockDiagran^ZSchen^aticFile

EDIFFile

StateMachineFile

SystemVerilogHDLFile

TelScriptFile

VHDLFile

-MemoryFiles

Hewadecinnal（InbebFoimat）File

MemoiyInitializaiionFile

-Verification/DebuggingFiles

In-Sy$tennSourcesandProbesFileLogicAnalyzerInterfaceFileSignalTapIILogicAnalyzerFileVectorWaveforrnFile

OtherFies

AHDLIncludeFil日

BlockSymbolFile

ChainDescriptionFile

S^nopsysDesignConstraintsFilTextFile

第四步：

编写程序

以实现一个与门和或门为例，Verilog描述源文件如下:

moduletest（a,b,out1,out2）;inputa,b;

Outputout1,out2;

assignout仁a&b;

assignout2=a|b;

endmodule然后保存源文件；

第五步：

检查语法（点击工具栏的这个按钮

』obalSsttr

语法检查成功，没有

FlcvStatm

Quu~tu?

IIVersion

RevkKame

Top-1*valEritityHamg

Faiily

Device

怖比迫-Frihl220914202011

9.0Biiild13202/25/2009SJFullFsiwilest

error级别以上的错误

yrthesrEs\a&EurceEsfLl

piM

hits

ipliS-bit«LiirientE

确足I

TimiD^：

Nodels

Bettinsn^：

requireniients

TotslL1ogicelomAntE

TotalCMubinalionalfuneIions

DediQ&ttdlo£i?

rirL^tersTotalreg%sters

CyeluiitII

IP2CT0ffi96C6

Fin«lff/A

2

2

0

0

4

0

0

0

©

点击确定完成语法检查

第六步：

（锁定引脚，点击工具栏的（pinplanner））

（注：

如果不下载到开发板上进行测试，引脚可以不用分配）

该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅

^Qtiartitsll•FMXQ同家稱品课勃牧母测旳t«t-Lwl（PinPtannu]匚叵1区1

Fie^dit匸".Rtkeshthjlook7/ndow

Gnaups

NamedQ~r~|

TopView-WireBand

CycloneIhEP2C70F89fiC6

」-_7£"曰i

u-£oqjpooc-:

灯令00

召纟a另咿纟©◎o_u口aQo-OKC-oiJo0口□□&_vpcrcQoo0o「d呑嘗占口-j轡-rvnx^Q◎aK>■s-0:

>€-良凸：

Jx-

clJI.JsJI.Jnrv□入EQOOG

x>o©doooUOO0OQOO0蟲也w

nooQ

0O0Q

W0畠o

j7".：

-l

no*Do*A□gc白口口0纟

gQ00qqcxxko订*0口Q盘Gg書o

VGE30O口G3OQeseon00'0600口-260oFv-u-rtH乂©口o8A^0ASAn-sG-Qd00

&UGgoooG&osdQ协：

igA纟仇

■J-ftvoAyvao

0-vo&nQVO

0000000QO8S日goOQ0OGQGOCO

□OOM

Named

Q创空EtfcX.v]|Filei:

bI+

fMer-^e

[XKtIQn

iKBWTi

VRfFtkOtp

I/Q5;aMrd

ReBfstf

1

•»

[npyt

3J-VL1.!

—（dtfKi;）

2

b

input

a.a-vi.'nm【tie怡i阴

3

沙outl

Duiput

3.3-YLhiTTlIdtfad:

）

呂

>INJt2

OutputAl

3.3-VLVTHfdeffaJ：

）

5

VVnSKnode»

z

各个端口的输入输出

双击location为您的输入输出配

顶层某块的输入输出口与

物引脚芯片端口想对应

第七步：

整体编译（工具栏的按钮

（startComplilation））

Fl$vStttui

fiuartuiEIIVersionRevisionHwt

1op_levelEntityNam电

Fondly

Device

Hodeli

timin£rt^uiraHentc

TotallagscaLs&nlE

TotalGQmbsniatianalfim?

Dedicat«ed_logicregiEtersr«£lslt-FS

Suc^«^xful-TriJul2209:

37:

562011

9.0Build13202/25/2009STFnUVersion

test

1毋t

CycldfiiII

EP2C707896C6

T«s

2/68,416（<1%）

2/68.41&（<1%）

0/68,416（0%）

该窗口给出综合后代码的资源使

用情况既芯片型号等等信息。

Total

TdZ

Total

pinsvarlu.el1pinsmemorybits

4/622（<1%?

0

0/1J52P000（OK）

0/300（0%）

Enlftddjtd!

ItiLtiplier9-hittltfetnls

第八步：

功能仿真（直接利用quratus进行功能仿真）

1将仿真类型设置为功能仿真（Assignments>setting>SimulatorSettings>

下拉>Function）

Settings-test

Cotegcry:

Genial

Filet

Libranes

Device

+Opei.ibngSelbngs：

andComihon?

+1CompildticnPyecesiSctiirig^

3EDATodSiBAlTigt

DesignEirtiy/Synthesis

Simtiabon

TmnngAna^wFoimdVeiilicaiion

Board-Level

3帥占网sk$y“his&tsSeiiings

VHDLInput

VefiogHDLInpU

DefaultP-sameters

FtteiSellings：

3TimngAnalysis5eihngs

TmdDueslTillingAnalyzerEClassicTimhg]Ana^SeithgsClassicTiming^nai^zei[RepoiA^^emher

DesignAsiistat

SigndTopII|_口吓曲诚苗

Analj/z^iInterrace

dSirnulaflorSettings

SimUabonVBiiliDatkn

SmnUabonOiipulFilesPowerPlayPo^trAndysei£efiin护SSNAnal|>zei

SinkulalaiSetiings

SelectjimJaiicn

SimulaiiDinmde:

Functianal

Simdalim.nfMJt卩口西

iToihgusiniqFajtTimngModel

Simdabonpeiioa—

'*RunarmdabonuntilalRectorsbmdiareused广£ndsmUlabanat|[ns土

QttchlilteiinQDpliorts:

|Au>x>

MoreSelbngs...

Functional表示功能仿真，既不包括时序信息，timinng表示时序仿真。

加入线及

寄存器的延时信息

———

D辭Ciiplign

$晦币戢tfielypeof如祕1尊加ioperfoimtothecuuentSnifeiionfocm.

2建立一个波形文件:

（new>VectorWaveformFile）

添加波形文件作为信号输出文件，以便观察信号的输出情况

V

Cancel

VectorWaveformFile

New

SOPCBuilderSystem

-DesignFiles

AHDLFile

ElHockDiagram/ScherraticFileEDIFFile

StateMachineFileGystemVerilogHDLFileTic-lScrptFileVerilogHDLFile

VHDLFia

-MemoryFiles

Hexadecimal（Intel-Format]FileMemoirInitiaEzabonFile

-Verification?

DebuggingFilesIn-SyslemSourcesandProbeiFileLogicAnalyserInterfaceFileSigrialTapIILogicAnalyzerFile

-OtherFilesAHDLIncludeFileBlockSymbolFileChainDescriptionFileSynopsesDesignConstraintsFileTextFile

MasterTimeBar.

氐A

双击弹出右

边的对话框

NodeFinder

Named”

点击）:

然后导入引脚（双击Name下面空白区域>NodeFinder>list>

14.075ns

Customize...

Carcel

SelectedNodes:

pIncludesubentties

Valueat

14.08its

点击如下图添加信号

点击产生端口列表

Name

As

A

>

Name

IAi人

L^a

101

l^ltestla

101

Lb

101

2|t酬tlb

igi

■E^outl

101

<

Itestloutl

im

5ul2

101

V

<^|test|out2

ID"

<

>

«

<，<-~J

>

Lookin:

NodesFound:

lltestl

接下来设置激励信号（单击

>选择，_>Timing>Multipliedby1）

设置仿真的开始及结束时间

设置输入信号周期

我们自定义的输入信号

Interval:

•84.4ns

20.0

设置b信号源的时候类同设置a信号源，最后一步改为Multipliedby2

0_1

MasterTimeBar

±ZO

100.0ns

AO

Valueat

100.0ns

40.0

loopI

100.0；

然后要先生成仿真需要的网表（工具栏processing>GenerateFunctional

）

SimulationNetlist

QuartusIIE叮LXQ/国泉蒂阳课杵傲件澤试丿testtest[test^vwf]

~u~^|=ieEatye\.ProjectAsi&gmens

1Taa^sWindowb^P

||□b0孕|蕩區霞卜

◎曲pProrEinjirn+---.hitt+-[少璋

Projeiittar

Stir；Cflnpilaiiflrt

II5

Enli七章

屉“u"朋严EF2CTOF99&CT工-弊test嵬

I）

北弧tar

回ACanpile

甲•一I.JaiilysiE曲S^^nthftzie

!

►"Fitter（fl亂"転Eoul*

#爭=・AAssemblerWencrate]

V~I*ClassicTmin

S->ED>Aff4tli.ilWriter

PrograneaifjOpcin.Pro

Stir：

SJxlateMenxxyIntjaizaaa-nFile

Ccmpiabon:

£,eptrt

亡tri朋

S^arcCorncHlatonandSoJatonCtrl+5hrft+K

GeneratE：

FurdcalSirmi日txxnNetitst

匕Star:

Solation

SrrnJabonDebi^g

ScrYnJAtianaepfif1!

.

Cfrl-+5hift-44i

SuTod

StffiiJitCirTmI

TmngArwfllvierTool

於E^'-verPfli^P^7..'erAn

¥S5tlAnalyze"Tool

11

100.c

L.

1

C?

rl-H_

:

?

接下来开始仿真（仿真前要将波形文件保存，点击工具栏

TJTL,

开始仿真）：

OKltl

out2

Interval:

Sta

10.0TLE

20.0ns

30.0n

A0

A0

A1

Valueat

1000n£

100.0nsPoliter；

由a,b两个信号经过我们

设计的模块产生的结杲

JI、

CjlH.I