计算机组成原理期末考试复习题.docx

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计算机组成原理期末考试复习题

复习题

一．选择题

1、若浮点数用补码表示，则判断运算结果是否为规格化数的方法是__C数符与尾数小数点后第一位数字相异为规格化数____。

2、定点16位字长的字，采用2的补码形式表示时,一个字所能表示的整数范围是_A-215~+（215-1）_____。

3、某SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为___D16，16。

___。

4、交叉存贮器实质上是一种___A模块式，___存贮器，它能__并行___执行___多个___独立的读写操作。

5、用某个寄存器中操作数的寻址方式称为__C寄存器直接____寻址。

6、计算机系统中的存贮器系统是指__D主存贮器和外存贮器____。

7、算术/逻辑运算单元74181ALU可完成__C16种算术运算功能和16种逻辑运算功能__。

8、存储单元是指__B存放一个机器字的所有存贮元集合____。

9、变址寻址方式中，操作数的有效地址等于_C变址寄存器内容加上形式地址（位移量）

10、以下叙述中正确描述的句子是：

__D同一个微周期中，不可以并行执行的微操作叫相斥性微操作___。

11、带有处理器的设备一般称为__A智能化____设备。

12、冯·诺依曼机工作的基本方式的特点是__B按地址访问并顺序执行指令____。

13、在机器数_B补码_____中，零的表示形式是唯一的。

14、在定点二进制运算器中，减法运算一般通过__D补码运算的二进制加法器____来实现。

15、某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是__C0—2M____。

16、主存贮器和CPU之间增加cache的目的是__A解决CPU和主存之间的速度匹配问题__。

17、单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用__C隐含寻址方式____。

18、同步控制是__C由统一时序信号控制的方式____。

19、为了便于实现多级中断，保存现场信息最有效的办法是采用__B堆栈____。

20、下面浮点运算器的描述中正确的句子是：

__C.阶码部件只进行阶码相加、相减和比较操作____。

21、双端口存储器在_D.左端口与右端口的数据码相同__情况下会发生读/写冲突。

22、寄存器间接寻址方式中，操作数处在_B.主存单元_____。

23、微程序控制器中，机器指令与微指令的关系是__B.每一条机器指令由一段微指令编写的微程序来解释执行____。

24、程序控制类指令的功能是__D改变程序执行顺序____。

25、具有自同步能力的记录方式是__DMFM____。

26、完整的计算机系统应包括____D配套的硬件设备和软件系统；__。

27、某机字长32位，存储容量为1MB，若按字编址，它的寻址范围是__C0—256K____。

28、指令周期是指____CCPU从主存取出一条指令加上CPU执行这条指令的时间；__。

29、在__A单总线____的微型计算机系统中，外设可和主存贮器单元统一编址，因此可以不使用I/O指令。

30、在微型机系统中，外围设备通过__A适配器____与主板的系统总线相连接。

31、已知X为整数，且[X]补=10011011，则X的十进制数值是__B–101____。

32、贮存器是计算机系统的记忆设备，它主要用来_C存放数据和程序____。

33、指令系统采用不同寻址方式的目的是___B缩短指令长度，扩大寻址空间，提高编程灵活性；___。

34、在CPU中跟踪指令后继地址的寄存器是__B程序计数器____。

35、系统总线地址线的功能是__D指定主存和I/O设备接口电路的地址；____。

36、某寄存器中的值有时是地址，因此只有计算机的__C指令____才能识别它。

37在定点运算器中，无论采用双符号位还是单符号位，必须有__C溢出判断电路____，它一般用___异或门___来实现。

38、采用虚拟存贮器的主要目的是__B扩大主存贮器的存贮空间，并能进行自动管理和调度；_。

39、算术右移指令执行的操作是_B符号位不变，并顺次右移1位；_____。

40、双端口存储器所以能高速进行读/写，是因为采用_B两套相互独立的读写电路_____。

二、填空题

1、一个较完善的指令系统应包含A.______类指令，B.______类指令，C.______类指令，程序控制类指令，I/O类指令，字符串类指令，系统控制类指令。

2、硬布线器的设计方法是：

先画出A.______流程图，再利用B.______写出综合逻辑表达式，然后用C.______等器件实现。

3、当代流行的标准总线内部结构包含A.______总线，B.______总线，C.______总线，公用总线。

4、磁表面存储器主要技术指标有A.______，B.______，C.______，数据传输率。

5、DMA控制器按其A.______结构，分为B.______型和C.______型两种。

6、存储A.______并按B.______顺序执行，这是C.______型计算机的工作原理。

7、移码表示法主要用于表示A.______数的阶码E，以利于比较两个B.______的大小和C.______操作。

8、微程序设计技术是利用A.______方法设计B.______的一门技术。

具有规整性、可维护性、C.______等一系列优点。

9、衡量总线性能的重要指标是A.______，它定义为总线本身所能达到的最高B.______。

10、DMA技术的出现使得A.______可通过B.______直接访问C.______。

11、在计算机术语中，将运算器和控制器合在一起称为A.______，而将B.______和存储器合在一起称为C.______。

12、数的真值变成机器码可采用A.______表示法，B.______表示法，C.______表示法，移码表示法。

13、广泛使用的A.______和B.______都是半导体随机读写存储器。

前者的速度比后者快，但C.______不如后者高。

14、CPU从A.______取出一条指令并执行这条指令的时间和称为B.______。

由于各种指令的操作功能不同，各种指令的指令周期是C.______。

15、微型机算计机的标准总线从16位的A.______总线，发展到32位的B.______总线和C.______总线，又进一步发展到64位的PCI总线。

16中断处理过程可以A.______进行。

B.______的设备可以中断C._____的中断服务程序。

17、一个定点数由A.______和B.______两部分组成。

根据小数点位置不同，定点数有C.______和纯整数之分。

18、对存储器的要求是A.______，B.______，C.______。

为了解决这三方面的矛盾计算机采用多级存储体系结构。

19、当今的CPU芯片除了包括定点运算器和控制器外，还包括A.______，B.______运算器和C.______管理等部件。

20、总线是构成计算机系统的A.______，是多个B.______部件之间进行数据传送的C.______通道

21、每一种外设都是在它自己的A。

______控制下进行工作，而A则通过B.______和C.______相连并受C控制。

22、在计算机系统中，CPU对外围设备的管理除程序查询方式、程序中断方式外，还有A.______方式，B.______方式，和C.______方式。

23、Cache是一种A.______存储器，是为了解决CPU和主存之间B.______不匹配而采用的一项重要硬件技术。

现发展为多级cache体系，C.______分设体系。

24、RISC指令系统的最大特点是：

A.______；B.______;C.______种类少。

只有取数/存数指令访问存储器。

25、为了解决多个A.______同时竞争总线B.______，必须具有C.______部件。

26、软磁盘和硬磁盘的A.______原理与B.______方式基本相同，但在C.______和性能上存在较大差别。

27、选择型DMA控制器在A.______可以连接多个设备，而在B.______只能允许连接一个设备，适合于连接C.______设备。

28、主存与cache的地址映射有A.______、B.______、C.______三种方式。

其中组相连方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。

29、计算机的硬件包括A.______，B.______，C.______，输入输出部分。

30、按IEEE754标准，一个浮点数由A.______，阶码E，尾数m三部分组成。

其中阶码E的值等于指数的B.______加上一个固定C.______。

31、存储器的技术指标有A.______，B.______，C.______，存储器带宽。

32、CPU中至少有如下六类寄存器，除了A.______寄存器，B.______计数器，C.______寄存器外，还应有通用寄存器，状态条件寄存器，数据缓冲寄存器。

33、总线有A.______特性，B.______特性，电气特性，C.______特性。

34、中断处理需要有中断A.______，中断B.______产生，中断C.______等硬件支持。

35、指令格式中，地址码字段是通过A.______来体现的，因为通过某种方式的变换，可以给出B.______地址。

常用的指令格式有零地址指令、单地址指令、C.______三种.

36、双端口存储器和多模块交叉存储器属于A.______存储器结构.前者采用B.______技术,后者采用C.______技术.

37、堆栈是一种特殊的A.______寻址方式,它采用B.______原理.按结构不同,分为C.______和存储器堆栈.

38、硬布线控制器的基本思想是:

某一微操作控制信号是A.______译码输出,B.______信号和C.______信号的逻辑函数.

39、当代流行的标准总线追求与A.______、B.______、C.______无关的开发标准。

40、CPU周期也称为A.______；一个CPU周期包含若干个B.______。

任何一条指令的指令周期至少需要C._____个CPU周期。

41、RISCCPU是克服CISC机器缺点的基础上发展起来的，它具有的三个基本要素是：

（1）一个有限的A.______；

（2）CPU配备大量的B.______；（3）强调C.______的优化。

42、总线仲裁部件通过采用A.______策略或B.______策略，选择其中一个主设备作为总线的下一次主方，接管C.______。

43、多路型DMA控制器不仅在A.______上而且在B.______上可以连接多个设备，适合于连接C.______设备。

44、在计算机系统中，多个系统部件之间信息传送的公共通路称为A.______。

就其所传送信息的性质而言，在公共通路上传送的信息包括数据、B.______、C.______信息。

45、设D为指令中的形式地址，I为基址寄存器，PC为程序计数器。

若有效地址E=（PC）+D，则为A.______寻址方式；若E=（I）+D，则为B.______；若为相对间接寻址方式，则有效地址为C.______。

46、在进行浮点加减法运算时，需要完成A.______、尾数求和、B.______、合入处理和C.______等步骤。

47、总线定时是总线系统的核心问题之一。

为了同步主方、从方的操作，必须制订A.______。

通常采用B.______定时和C.______定时两种方式。

48、动态半导体存贮器的刷新一般有A.______、B.______和C.______三种方式。

49、存贮器堆栈中，需要一个A.______，它是CPU中的一个专用寄存器，指定的B.______就是堆栈的C.______。

50、若[x1]补=11001100，[x2]原=1.0110，则数x1和x2的十进制数真值分别是A.______和B.______。

答案：

1.数据传送算术运算逻辑运算

2.指令周期布尔代数电路触发器

3.数据传送仲裁中断同步

4.存储密度存储容量平均存储时间

5.组成选择多路

6.程序地址冯·诺依曼

7.浮点阶码对阶

8.软件操作控制灵活性

9.总线宽带传输速度

10.外围设备DMA控制器主存

11.Cpucpu主机

12.原码补码反码

13.静态随机存储器动态随机存储器前者

14.存储器指令周期不同的

15.ISAEISAVESA

16.嵌套优先级高优先级低

17.符号位数值域纯小数

18.容量大速度快成本低

19.Cache浮点存储

20.互联机构系统功能公共

21.设备控制器适配器主机

22.DMA通道外围处理机

23.高速缓存速度指令cache和数据cache

24.指令条数少指令长度短指令格式和寻址方式

25.主设备控制板的问题总线仲裁

26.存储记录结构

27.物理上逻辑上高速

28.全相连直接相连主相连

29.控制器运算器主存

30.符号位真值偏移量

31.存储容量存储时间存储周期

32.指令程序地址

33.物理功能时间

34.优先级仲裁向量控制逻辑

35.寻址方式操作数二地址

36.并行空间并行时间并行

37.数据先进后出寄存器堆栈

38.指令操作码时序状态调节

39.结构cpu技术

40.机器周期时钟周期2

三、应用题

1、某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，

试采用四种寻址方式（间接、直接、基值、相对）设计指令格式。

解：

64条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。

为了覆盖主存64K字的地址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下：

15109870

OP

X

D

寻址模式定义如下：

X=00直接寻址有效地址E=D（256单元）

X=01间接寻址有效地址E=（D）（64K）

X=10变址寻址有效地址E=（R）＋D（64K）

X=11相对寻址有效地址E=（PC）＋D（64K）

其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。

2、如图表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。

问：

（1）CPU按虚拟地址1去访问主存时，主存的实地址码是多少？

（2）当CPU按虚拟地址2去访问主存时，主存的实地址码是多少？

（3）当CPU按虚拟地址3去访问主存时，主存的实地址码是多少？

答：

（1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。

（2）主存实地址码=96000+0128=96128

虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。

如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

3、画出单机系统中采用的三种总线结构。

答：

．三种系统总线结构如图B2.4：

图B2.4

4、已知x=-0.01111，y=+0.11001，

求[x]补，[-x]补，[y]补，[-y]补，x+y=？

，x–y=？

解：

[x]原=1.01111[x]补=1.10001所以：

[-x]补=0.01111

[y]原=0.11001[y]补=0.11001所以：

[-y]补=1.00111

[x]补11.10001[x]补11.10001

+[y]补00.11001+[-y]补11.00111

[x+y]补00.01010[x-y]补10.11000

所以：

x+y=+0.01010因为符号位相异，结果发生溢出

5、总线的一次信息传送过程大致分哪几个阶段？

若采用同步定时协议，请画出

读数据的时序图来说明

.解：

分五个阶段：

请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（错误报告）。

如图B3.5

图B3.5

6、某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHZ，求总线带宽是多少？

（2）如果一个总线中并行传送64位数据，总线频率升为66MHZ，求总线带宽是多少？

解：

（1）设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得：

Dr＝T/D=D×1/ｆ　＝　4B×33×106/s

（2）64位＝８Ｂ，Dr＝Ｄ×ｆ＝８Ｂ×66×106/s＝528MB/s

7、磁盘、磁带、打印机三个设备同时工作。

磁盘以20μs的间隔发DMA请求，磁带以

30μs的间隔发DMA请求，打印机以120μs的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2μs，画出多路DMA控制器工作时空图。

解：

答案如图B4.1

图B4.1

8、图所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。

74LS139是2：

4译码器，使能端G接地表示译码器处于正常译码状态。

要求：

完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

答：

根据图中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011ROM1

0100——0111ROM2

1100——1101RAM1

1110——1111RAM2

2：

4译码器对A15A12两位进行译码，产生四路输出，其中：

y0=00对应ROM1，y1=01对应ROM2，y3=11对应RAM1和RAM2。

然后用A13区分是RAM1（A13=0）

还是RAM2（A13=1），此处采用部分译码。

由此，两组端子的连接方法如下：

1——6，2——5，3——7，8——12，11——14，9———3

9、集中式仲裁有几种方式？

画出独立请求方式的逻辑图。

答：

有三种方式：

链式查询方式、计数器定时查询方式、独立请求方式。

独立请求方式结构图如图B5.4：

图B5.4

10、已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：

（1）若每个摸条为32K×8位，共需几个模块条？

（2）每个模块内共有多少片RAM芯片？

（3）主存共需多少RAM芯片？

CPU如何选择各模块条？

答：

（1）由于主存地址码给定18位，所以最大存储空间为218=256K，主存的最大

容量为256KB。

现每个模块条的存储容量为32KB，所以主存共需256KB/32KB=8

块板。

（2）每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8

位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3：

8译码器输出分别接到8组芯片的选片端。

共有8×2=16个RAM。

（3）据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16=128片RAM芯片。

写入存贮器。

请指出图中时序的错误，并画出正确的写入时序。

11、图是某SRAM的写入时序，其中R/W是读、写命令控制线，当R/W线为低电平时，存贮器按给定地址把数据线上的数据

答：

写入存贮器时时序信号必须同步。

通常，当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。

当R/W线一达到逻辑0电平时，数据立即被存贮。

因此，当R/W线处于低状态时，如果数据线改变数值，那么存贮器将存贮新的数据⑤。

同样，当R/W线处于低状态时，地址发生了变化，那么同样的数据将存贮到新的地址（②或③）。

正确的写入时序图如下图所示：

图B6.3

12、指令格式如下所示，OP为操作码字段，试分析指令格式的特点。

15107430

解：

（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26=64种操作。

（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器

和位移量决定），所以是RS型指令。

13、试分析图所示写电流波形属于何种记录方式。

答：

（1）是调频制（FM）。

（2）是改进调频制（MFM）。

（3）是调相制（PE）。

（4）是调频制（FM）。

（5）是不归零制（NRZ）。

（6）是“见1就翻制”（NRZ1）。

14、已知：

x=0.1011，y=-0.0101，求：

[

x]补，[

x]补，[-x]补，[

y]补，[

y]补，

[-y]补。

解：

[x]补=0.1011，[y]补=1.1011

[

x]补=0.01011，[

x]补=1.11011

[

x]补=0.001011，[

x]补=1.111011

[-x]补=1.0101，[-x]补=0.0101

15、用16K×1位的DRAM芯片构成64K×8位的存贮器。

要求：

画出该寄存器组成的逻辑框图。

解：

（1）根据题意，存贮器总量为64KB，故地址线总需16位。

现使用16K×1位的动态RAM芯片，共需32片。

芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图B9.3，其中使用一片2：

4译码器。

步方式刷新，则刷新间隔为2m/128=15.6μs，可取刷新信号周期15μs。

图B9.3

16、CPU结构如图所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。

（1）标明图中四个寄存器的名称。

（2）