数字电子钟逻辑电路设计之欧阳音创编.docx

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数字电子钟逻辑电路设计之欧阳音创编

数字电路课程设计报告

时间：

2021.03.11

创作：

欧阳音

设计课题：

数字电子钟逻辑电路设计

班级：

电子科学与技术

姓名：

AAA

同组：

BBB

学号：

111400XXX

指导老师：

CCC

设计时间：

2016年12月26日~28日

学院：

物理与信息工程学院

摘要：

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。

这些都是以数字时钟作为时钟源的。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。

经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。

数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：

小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。

数字电子钟的电路组成方框图如图3.3.1所示。

图3.3.1数字电子钟框图

由图3.3.1可见，数字电子钟由以下几部分组成：

石英晶体振荡器和分频器组

成的秒脉冲发生器；校时电路；六十进制秒、分计数器及24进制（或12进制）计时

计数器；以及秒、分、时的译码显示部分等。

一、前言：

1.设计目的：

用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟。

2.指标要求：

1．由晶振电路产生1Hz标准秒信号。

2．秒、分为00—59六十进制计数器。

3．时为00—23二十四进制计数器。

4．周显示从1—日为七进制计数器。

5．可手动校正：

能分别进行秒、分、时、日的校正。

只要将开关置于手动位

置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。

6．整点报时。

整点报时电路要求在每个整点前鸣叫五次低音（500Hz），整点时

再鸣叫一次高音（1000Hz）。

3.设计说明与思路提示：

根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。

1．秒脉冲发生器

秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。

如晶振为

32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图3.3.2所示。

2．计数译码显示

秒、分、时、日分别为60、60、24和7进制状态表计数器。

秒、分均为六十进制，即显示00～59，它们的个位为十进制，十位为六进制。

时为二十四进计

数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。

图3.3.2秒脉冲发生器

周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如表3.3.1所示。

表3.3.1状态表

Q4

Q3

Q2

Q1

显示

1

0

0

0

日

0

0

0

1

1

0

0

1

0

2

0

0

1

1

3

0

1

0

0

4

0

1

0

1

5

0

1

1

0

6

按表3.3.1状态表不难设计出“日”计数器的电路（日用数字8代）。

所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的

显示器。

3．校正电路

在刚刚开机接通电源时，由于日、秒、分、时为任意值，所以，需进行调整。

置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。

4．整点报时电路

当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。

即当分为59时，则秒在计数计到54时，输出一延时高电平，直至秒计数器计到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz频率鸣叫5声，而秒计到59时，则去驱动高音lKHz频率输出而鸣叫1声。

4.设计内容：

（1）进行方案论证；

（2）设计电路；（3）焊接，组装、调试硬件，测试结果；（5）撰写实验报告，要求有电路图、原理说明、电路所需元件清单、电路参数计算、元件选择、测试结果分析等。

二、总体方案设计：

1.方案比较：

1、方案一

如图，可知此方案的电路的校时开关中，电路存在开关抖动问题，使电路出现问题。

方案二如图，此方案加采用基本RS触发器构成开关消除抖动电路。

2.方案论证:

虽然方案二具有更好的性能，能消除抖动，由于时间和元器件的限制，方案一简单可行。

3.方案选择:

选择方案一。

三、单元模块设计：

1.各单元模块功能介绍及电路设计：

1.1秒脉冲发生器

要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。

而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。

经过分频器输出的秒脉冲信号到计数器中进行计数。

将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计时器，可实现对一天24小时的累计。

此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。

值得注意的是：

任何计时装置都有误差，因此应考虑校准时间电路。

校时电路一般采用手动调整。

手动调整可利用手动的节拍调准显示时间。

CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。

所有的计数器位均为主从触发器。

在CP1（和CP0）的下降沿计数器以二进制进行计数。

在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。

原理图：

脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。

如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出。

1.2秒、分为00—59六十进制计数器

如图所示，00~59中9可将A0与A2接出后与非，然后接到Rd上，就能实现9之后清零。

又由于清零时产生几纳秒的脉冲，所以可以利用这个脉冲接到下一端的CLK，使之进位。

00~59中5可将A1与A2接出后与非，然后接到Rd上，就能实现5之后清零。

同理运用清零脉冲实现进位。

由于分与秒原理一样在此不再赘述。

1.3星期、日为七进制计数器和24进制计数

周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如图所示。

Q4

Q3

Q2

Q1

显示

1

0

0

0

日

0

0

0

1

1

0

0

1

0

2

0

0

1

1

3

0

1

0

0

4

0

1

0

1

5

0

1

1

0

6

按表3.3.1状态表不难设计出“日”计数器的电路（日用数字8代）。

所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的

显示器。

原理图：

日为24进制计数器，因为大于了本身的十六进制，所以使用两片74ls161，搭建的方法有置数和清零两种，方式都一样；当第一片计数到十的时候再等来一个时钟信号进位端会变为高电平，此端口接到第二片的时钟信号端和本身的置数端或清零端，本身的置数端全部接地，然后第二片计一个数，第一片回到0继续计数，直到第二片计数到2同时第一片计数到4的时候，通过在第一片外加的逻辑电路，每计数到4会译出一个信号与上第二片的外加逻辑电路每到2译出的信号，此信号就是计数到24的进位信号，将此信号再接回两片的清零或置数端即可。

1.4校正电路

同上图，将分与秒的CLK接出，再给一个开关到连续脉冲或单次脉冲就能实现矫正电路的效果。

1.5整点报时电路

如图所示，因为需要在59分54~59秒报时，先取分钟的59与秒的50。

即将分50的C和A位，分9的D和A位，再取秒50的C和A位进行与操作。

这里考虑到需要的与非与非太多，所以实际电路中我们运用了线与操作，即利用二极管与上拉电阻实现6与门的电路。

54~58秒需要500Hz低音并且需要鸣叫5次，将所需的逻辑写成真值表，并且进行卡洛图化简得到CD’+DC’B’A’，由于C’B’与秒9的DC’B’A相同，所以可以不接出来，其中图上利用与非-与非的与非等于相或，从而实现无或门的操作。

500Hz与1Hz相与而实现每半秒输出500Hz的波形。

最后与54~58秒相与，从而实现54~58秒中每半秒输出500Hz的波形。

59秒即将D与A位相与再与1KHz相与即可实现。

最后将3个电路相与就能实现所需电路了。

详细与细节请自行分析，提示：

可将500Hz与1KHz在图纸中画出，即画出时序图，再将它们进行与非操作。

由于芯片输出的电流太小，所以需要三极管放大，现利用S8550PNP三级管，当输出为0时，蜂鸣器通过5V电压与较大的电流，从而实现报时。

如果输出1为真可以加一个非门让电路输出0为真，从而驱动蜂鸣器。

2.电路参数的计算及元器件的选择：

1．CD4511、74HC00H、74HC04H、74HC161及数码管

2．晶振：

32768Hz

3．电容：

100uF／16V、22pF、3～22pF之间

4．电阻：

200Ω、10kΩ、22MΩ

5．电位器：

2.2kΩ或4.7kΩ

6．三极管：

8550

7．喇叭：

1／4W，8Ω

3.特殊器件的介绍：

CD4511:

A0~A3：

二进制数据输入端

BI’：

输出消隐控制端

LE：

数据锁定控制端

LT’：

灯测试端

Ya~Yg：

数据输出端

VDD：

电源正

VSS：

接地

数码管:

74HC161:

时钟CLK和四个数据输入端ABCD

清零CLR’

使能ENP，ENT

置数LOAD’

数据输出端QA~QD

以及进位输出RCO

（RCO=QA·QB·QC·QD·ENT）

74HC00H:

74HC00是一款高速CMOS器件，74HC00引脚兼容低功耗肖特基TTL（LSTTL）系列。

74HC00遵循JEDEC标准no.7A。

　　74HC00实现了2输入与非门功能。

74HC04H:

74HC04是一款高速CMOS器件，74HC04引脚兼容低功耗肖特基TTL（LSTTL）系列。

74HC04遵循JEDEC标准no.7A。

74HC04提供了6路反相缓冲器。

CD4060引脚图:

CD4060内部结构:

4.各单元模块的联接：

各单元电路确定以后，还要认真仔细地考虑他们之间的级联问题，如：

电气特性的相互匹配、信号耦合方式、时序配合，以及相互干扰等问题。

1.电气性能相互匹配问题

关于单元电路之间电气性能相互匹配的问题主要有：

阻抗匹配、线性范围匹配、负载能力匹配、高低电平匹配等。

前两个问题是模拟单元电路之间的匹配问题，最后一个问题是数字单元电路之间的匹配问题。

而第三个问题（负载能力匹配）是两种电路都必须考虑的问题。

从提高放大倍数和负载能力考虑，希望后一级的输入电阻要大,前一级的输出电阻要小,但从改善频率响应角度考虑，则要求后一级的输入电阻要小。

2.时序配合

单元电路之间信号作用的时序在数字系统中是非常重要的。

哪个信号作用在前，哪个信号作用在后，以及作用时间长短等，都是根据系统正常工作的要求而决定的。

换句话说，一个数字系统有一个固定的时序。

时序配合错乱，将导致系统工作失常。

时序配合是一个十分复杂的问题，为确定每个系统所需的时序，必须对该系统中各个单元电路的信号关系进行仔细的分析，画出各信号的波形关系图——时序图，确定出保证系统正常工作下的信号时序，然后提出实现该时序的措施。

这里因为是数字电路，又是比较简单的系统，所以需要考虑的问题不多。

四、系统调试：

1、调试示波器，时钟模块是否能产生1Hz的矩形波。

结果：

如同所示，晶振产生完美的1Hz的矩形波，即周期为1s的脉冲，刚好使得秒模块1s能够进一位。

2、调试电子钟，察看是否能够正常运行。

结果：

正常运行。

3、观察校准电路是否正常使用。

结果：

正常使用。

4、观察报时模块是否运行成功。

结果：

运行成功。

54~58秒500Hz低音响5次，59秒1KHz高音响1次。

五、设计总结：

1.设计的小结：

该实验成功地设计出了数字电子钟，在和BBB的合作下，共同完成了整个课题。

我首先制作了分秒模块，测试运行后，BBB同学就着手做时与星期模块，以及时钟模块。

这些都完成后，我们就忙着准备考试。

考完的一天晚上，我正考虑着怎么实现报时模块，晚上上床之后，遥远给我发来了一份他的草稿，在他的提示下，我开始有了思路。

闭上眼睡觉的时候，我已经把电路图画在了脑子里了。

第二天一大早，我就着手画了电路图，然而还是有点儿不对，在我的再三分析下，设计出了，54~58秒一直响，59秒变频的时钟。

在课设开始前一天晚上，我们基本已经完成，又想说准备考试重要，便放弃了响5次这个要求。

但在我上床的一刹那，我突然有一个点子，就激动地下床，拼接电路，在我一点一点地改动下，终于赶在课设第一天完成了整个要求。

2.设计收获体会：

课设最好不要等到老师要求你开始做，你才开始做，不要拖。

最好当天开始着手做，这样你就可以抓到空闲时间，学习累了，或想到什么好点子就可以开始做了。

又有充裕的时间复习，做出又有一种喜悦感，而没有紧张感。

在最后一时刻设计出报时模块是最高兴地，并且没有参考任何材料，是从0到1的过程，有独门的创新性，可以说，没有雷同。

同时通过这次对计数器的设计与制作，让我们了解了设计电路的程序。

在此次的计数器设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。

通过这次对计数器的设计制作，让我了解了电路设计的基本步骤，也让我了解了关于计数器的原理与设计理念，要设计一个电路先进行软件模拟仿真再进行实际的电路制作。

但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。

而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。

所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。

通过这次学习，让我们对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手操作才会有深刻理会，才会有收获。

对我们电子专业的本科生来说，实际能力的培养至关重要，而这种实际能力的培养单靠课堂教学是远远不够的，必须从课堂走向实践。

这也是一次预演和准备毕业设计工作。

通过课程设计，让我们找出自身状况与实际需要的差距，并在以后的学习期间及时补充相关知识，为求职与正式工作做好充分的知识、能力准备，从而缩短从校园走向社会的心理转型期。

课程设计达到了专业学习的预期目的。

在课程设计之后，我们普遍感到不仅实际动手能力有所提高，更重要的是通过对电路板制作流程的了解，进一步激发了我们对专业知识的兴趣，并能够结合实际存在的问题在专业领域内进行更深入的学习。

3.对设计的进一步完善提出意见或建议：

校准电路还是需要改进，很容易出现抖动，很容易出错，在测试报时模块的时候，经常出现问题。

针对此问题，前面已经提到，可以用SR触发器来防止出现抖动的问题。

参考文献：

[1]、谢嘉奎，电子线路（线性部分），高等教育出版社，出版时间1999年6月第四版

[2]康华光，电子技术基础数字部分第六版[M].北京：

高等教育出版社，2014.1

[3]数字电路实验指导书

时间：

2021.03.11

创作：

欧阳音