高速脉冲信号存储测试系统设计.docx
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高速脉冲信号存储测试系统设计
1绪论
1.1本课题的研究背景及意义
在许多信号测量试验中，由于现场环境比较复杂，允许存放存储设备的空间有限、测试参数较多、采集速率要求高、试验成本高等因素，为得到实时、正确的数据，对存储设备的性能提出了较高的要求：
一、高速存储，数据的存储速度必须满足采样数据的传输速率；二、大容量，前端的高速数据采集会产生大量的数据，需要存储系统的容量要足够大；三、小巧轻便且抗冲击，存储设备需尽可能轻便易于携带且可承受震动和冲击；四、体积小，载体对存储测试系统的体积要求比较高，小型化设计很重要；另外，后处理的简便可操作性、功耗等也是重要的考虑因素[1]。
因此需要设计可靠性高，体积小，存储速度高，存储容量大的存储设备。
目前进行高速数据信号的处理，一般都采用数字化的方法，将模拟信号转化为数字信号，然后利用先进的数字技术，用现在成熟的数字信号处理方法处理信号。
之所以采用数字化的方法，一是数字化信息存储方便，具有可靠性高、存储容量大、非易失性等优点：
另一方面，数字化的处理方法的效果明显优于模拟的方法。
近年来随着高速计算机、大规模集成电路、高性能可编程逻辑器件的发展，给数字信号处理方法实现提供了广阔的空间，使数字化处理相比于模拟信号处理的优越性能得到极大的发挥。
数据采集系统有两类：
一种是实时保存数据，实时进行数据信号处理，这主要用于实际的大容量、高速的信号处理现场，希望实时得到处理结果，从而做出相应的措施。
在合成孔径雷达（SAR）的成像中，开发的最终目的是实时对目标成像，并将结果送达军事指挥部门，做出相应的应对方案。
导弹拦截系统也是这种情况，从发现攻击导弹目标开始，就必须对预警系统得到的数据实时处理来跟踪目标，计算和预测目标的航迹，从而引导拦截导弹拦截。
这种情况下，不但需要高速的采录设备，而且需要高速的处理系统。
所谓的高速处理系统一般是小型计算机网络，或者是高速的DSP阵列。
另一类则不要求实时的信号处理。
主要着眼点是保存现场数据，离线后进行信号处理，或者将数据提供给软件程序进行分析，或者将数据重放，将数字信号反馈给数字信号处理机。
例如非同步卫星过顶时的数据下载，在几分钟的时间内会有几个G甚至几十个G字节的数据。
显然是必须在有限的几分钟，就得下载完这些数据。
而数据的处理则可以放在后期去处理，有实时的要求[2]。
数据的实时保存在工程上有非常大的价值的。
有些数据因为事件发生频率极低而相当珍贵，例如某个地区的地震信息，特定的天体爆炸事件，甚至有的数据有不可重现的特性。
保存的现场数据给信号处理的工程实践和理论探索提供了前进的基石。
对于那些人工可重现的现场，如军事实验现场，实时保存数据可减少实验次数，极大的节省实验开支，缩短研究开发周期。
本文所研究的正是这样一款针对现场数据实时存储、事后进行数据重放的高速数据采集记录装置，具有采样速度高，存储容量大，微体积，微功耗等特点。
1.2高速数据采集存储的发展现状及前景
由于系统采集信号的时间较短，数据量较大，故设计的采集系统属于高速采集的范畴。
随着科学技术的飞速发展，对各个领域的科研探索不断深入，被采信号对采样速率的要求越来越高，而在国内电子市场，高速、高分辨率的采集技术尚不完善，其关键技术在于高速ADC技术、信号调理技术、电磁兼容技术、高速数据存储技术等。
近年来，随着电子业的飞速发展，高速集成器件IC带来的问题也得到很好的解决，半导体厂家不断推出高速ADC器件，不再只停留在功能上，在性能上也得到了很大的改善，在满足功能和性能的基础上，成本也有所降低，因此从技术和经济两方面考虑实现高速数据采集完全成为可能。
另外，存储器SDRAM、Flash的广泛应用也为高速数据存储提供了可靠的存储工具，使系统的成本降低。
随着计算机技术广泛应用到工程实践中，整个社会的数字电子化程度越来越高，数据采集技术的应用场合越来越广泛，通用的高速数据采集系统可用于雷达、引信、生物电波、视频、电子学频谱、示波器、声波分析等瞬态信号的实时采集和研究观察等场合。
其中基于FPGA的控制、SDRAM与Flash相结合的存储的高速数据采集系统具有可靠性高、数据不丢失、抗干扰性强、便于数据传输、存储、显示和处理，可扩展性好等优点，因而具有一定实用价值和良好的应用前景。
1.3高速数据采集存储面临的关键问题
高速数据采集系统要求系统的精度高、稳定性高，抗干扰性能好等，这必然会给采集系统的设计带来不可避免的问题：
（1）数据传输速率高，要求严格的控制时序
FPGA的主要作用是用来控制整个系统的工作时序，AD的采集、FIFO的读写、SDRAM的读写、串口数据的发送等，都必须严格的控制时序。
（2）ADC外围电路的各电路间高频信号互相串扰及噪声抑制问题
高速数据采集系统的前端信号调理电路设计根据不同情况选用不同的设计，但要遵循一个宗旨：
保证高频信道的保真度。
高速采集电路传输信号时，各种高频分量互相串扰，因此，如何抑制干扰、噪声，保证信号波形在全频段内不失真，是高速采集模块ADC前端电路设计的难点和重点。
（3）高速电路PCB的设计问题
高速电路的PCB设计主要研究电磁兼容性、高速信号完整性和高频信号保真度等问题。
要求系统有很好的电磁兼容性，即要求设备有一定的抗电磁干扰能力；设备工作过程中自身产生的电磁干扰应在系统允许的范围内，不能对其它同处于这个电磁环境中的事物构成不能承受的电磁骚扰。
高速PCB设计面临的问题主要有以下三点：
电磁兼容、电源完整性和信号完整性。
本文着重阐述应用HyperLynx软件，辅助设计高速PCB，并全面仿真关键信号，解决高速信号完整性问题。
2高速数据采集存储系统理论及系统总体方案设计
2.1高速数据采集基本理论
数据采集是信息科学的一个重要分支，它研究信息数据的采集、存储、处理及控制等工作，它与传感器技术、信号处理技术、计算机技术一起构成了现代检测技术的基础。
数据采集系统是指实现将压力、温度、流量、位移、加速度等模拟量转换成数字量，再由计算机进行存储、处理、显示或打印的过程。
高速数据采集系统顾名思义就是采样速率达到一定值后的系统，这个采样速率不是一个确定的值，但是我们一般认为采样电路工作在50MHz以上时，就是高速数据采集系统。
高速采集的任务和通常数据采集的任务是相同的，都是采集传感器输出的模拟量并转换成计算机能识别的数字量，然后送入计算机进行相应的后续处理，得到满足要求的数据。
与此同时，将计算机得到的数据进行显示或打印，以便实现所需物理量的监测。
一个数据采集系统的性能优劣主要取决于系统的精度和采集速率。
通常我们在满足精度要求的前提下，应尽可能的提高采样速度，以满足我们对所采信号的保真度要求。
在当今科学技术飞速发展的时代，数据采集正在发挥着不可忽视的作用，它已经渗透到了地质、石油勘探、医疗器械、引信编程检测、雷达、通讯等多个领域，为我们在各个领域获取信息提供了可靠的保障。
2.1.1数据采集的基本流程
实际工程应用中典型数据采集系统框图如图2.1所示。
图2.1数据采集系统框图
图2.1所示为典型的数据采集系统框图，该系统一般用于非高速数据采集的场合，使用一个A/D转换器，用多路模拟开关来轮流切换各路模拟量与A/D转换器之间的通道，在特定的时间内，只允许一路模拟信号进入到A/D转换器，从而实现数据的分时转换目的。
在模拟信号进入A/D转换器之前，需要进行信号的调理、放大以及滤波，从而满足A/D转换器对输入电平的要求，以充分利用A/D转换器的满量程分辨率。
在整个数据采集系统中，A/D转换器是采集模块的核心器件，同时也是影响数据采集系统速率和精度的主要因素。
数据采集系统各器件之间的时序要求是非常严格的，在严格的时序下才能保证采集系统的精度。
时钟产生电路严格按照器件的工作时序产生时序信号，逻辑控制电路根据时序电路产生逻辑控制信号。
在高速以及超高速数据采集系统中，由于系统的采集转换速率很快，分时转换时基电路根本不可能同时输出数据，在输出部分，必须附带高速缓存；同时高速数据的输出一般是源同步差分输出，采用高速缓存以便消除硬件电路的延时影响以及干扰信号的影响。
图2.2为一般高速以及超高速数据采集系统的框图。
图2.2高速数据采集框图
在高速数据采集系统中，最关键的是选择高速ADC器件。
但由于集成工艺的原因，高速ADC的精度和速度仍然是两个重要的制约因素，通常要在保证精度的条件下尽可能提高速度。
2.1.2数据采集的基本理论
数据采集是将连续的模拟信号
，按照一定的时间间隔
采样得到离散的时间信号
，再经过量化变为量化信号
，最后编码转换为数字信号
。
这个转化过程如图2.3所示。
图2.3数据采集过程框图
对于实际的高速ADC器件，采样过程并不是理想的，保持电路可能会存在孔径抖动效应，从而影响数据编码，最终影响数据的真实性。
在选用高速ADC器件时，一般选择模拟带宽较宽的器件。
数据采集理论包括的内容很多，其中比较关键的有采样定理、量化与量化误差、编码、数据采集有效位数等。
下面着重阐述以上内容。
（1）Nyquist采样定理：
本文所阐述的采集系统是基于Nyquist采样定理和实际经验的采集系统。
Nyquist采样定理即低通采样定理，是最基本的信号采样理论。
假设有一个频率带限信号
，其频带限制在（0,
）内，如果以大于或等于
的采样速率对
进行等间隔采样，得到时间离散的采样信号
（其中
=
称为采样间隔），则原信号
将被所得到的采样值
完全确定。
由上述Nyquist采样定理可知，如果以不低于信号最高频率两倍的采样速率对带限信号进行采样，那么所得到的离散采样值就能准确的确定原信号。
即只要满足：
或
即可。
在工程实践中，一般选取采样频率是被采信号频率的10倍左右即可真实地还原被采信号。
采样可以看作是一个脉冲调幅的过程，它将时间上和幅值上都连续的模拟信号，在采样脉冲的作用下，转换成时间上离散、但幅值上仍连续的离散模拟信号，所以采样又被称为波形的离散化过程，其中每秒钟的采样样本数叫做采样频率。
采样频率越高，采样后的信号越接近实际的信号，但量化后的信息存储量也会较大。
（2）量化与量化误差：
量化就是将采集到信号的幅值与量化单位进行比较；而量化误差是指量化结果和被量化模拟量的差值，显然量化级数越多，量化的相对误差越小，量化级数是指将最大值均等的级数，每一个均值的大小称为一个量化单位，量化误差也被称为量化的“噪声”。
（3）编码：
编码是按照一定的规律，把量化后的值用二进制数字表示，然后转换成二值或多值的数字信号流。
这样得到的数字信号可以通过电缆、卫星通道等数字线路传输。
最简单的编码方式是二进制编码，具体来说，就是用n比特二进制码来表示已经量化了的样值，每个二进制数对应一个量化值，然后把它们排列，得到由二值脉冲组成的数字信息流，编码过程在接收端，可以按所收到的信息重新组成原来的样值，再经过低通滤波器恢复原信号，用这样的方式组成的脉冲串的频率等于抽样频率与量化比特数的乘积，称为所传输数字信号的数码率。
显然，抽样频率越高，量化比特数越大，数码率就越高，所需要的传输带宽也就越宽。
除上述的二进制编码外，还有其他形式的二进制码，如格雷码、折叠二进制码等，他们在功耗、编码复杂度等指标上各有特色。
（4）有效位数：
有效位数是在ADC器件信噪比基础上计算出来的，它将传输信号质量转换为等效比特分辨率。
实际上系统噪声使输出信号失真，失真大小就反映在信噪比上。
ADC的比特分辨率可以用来计算给定器件的理论信噪比，反之也成立，故器件的信噪比测量值也可用来计算有效器件比特分辨率。
所有噪声源和器件的不精确性合在一起，可以转化为量化误差与有效器件的分辨率[3]。
2.2高速数据采集存储系统的总体构架
本文设计的高速数据采集系统的总体框图如图2.4所示。
图2.4高速数据采集系统的总体框图
高速数据采集系统电路主要由ADC模块，时钟模块，电源模块,中心控制器件FPGA及其配置模块，数据存储模块等构成。
下文将对各个部分做简要说明，关键模块的阐述见后续章节。
（1）ADC前端电路概述：
传感器输出的电信号为满足A/D采样的要求，要先经过信号调理电路进行信号的适配、抗混叠滤波，信号的带宽要限制在合适的范围内，使信号的幅度与A/D的满量程相匹配，提高电路的信噪比。
系统模数转换芯片采用AD9280，在信号进入AD芯片之前，采用一片AD8056芯片构建衰减电路，接口的输入范围是-5V～+5V，衰减以后，输入范围满足AD芯片的输入范围0～2V。
具体硬件电路设计后面章节详细阐述。
（2）信号的模数转换是由A/D转换模块来完成的，数据采集系统的核心是A/D转换模块，A/D转换模块对系统的采样速度和精度有着重要的影响。
在选择ADC器件时，首先要考虑转换速率，其次要考虑分辨率。
本文所采用的高速模数转换器AD9280是单芯片、单电源、8bit、32MSPS模数转换器，内部集成了采样保持放大器和多电源基准源。
（3）系统采集和处理的逻辑控制是由逻辑控制模块完成的，其中数据采集存储的各部分电路是通过同步信号控制的，以便整个系统协调的工作。
（4）本文所述的高速数据采集存储系统是用FIFO暂存ADC采集到的数据，SDRAM作为存储器，动态刷新、存储速率快、容量大、价格便宜，能有效的避免数据的丢失，是工程实际应用中较好的存储器件。
（5）时钟电路采用外部输入50MHz晶振。
（6）读数模块采用串行接口RS232进行数据通信，本系统非实时显示，所以对读数速率要求不高。
（8）FPGA通过JTAG口进行烧写；
（9）电源模块采用直流5V恒定电源，通过电压转换芯片得到各模块所需电压，保证各模块的电压稳定。
3高速数据采集存储系统关键模块设计
3.1中心控制器件FPGA的设计
3.1.1FPGA设计流程
FPGA是高速数据采集存储系统的中心控制器件,它控制A/D采样、对采集来的数据进行缓存、实现对SDRAM控制器的控制等。
本文高速数据采集存储系统选用Altera公司的CycloneⅡ系列的EP2C8系列FPGA，它有8256个逻辑单元，18个内嵌乘法器，2个PLL锁相环，182个用户I/O管脚，可扩展性强。
通常，完整的FPGA设计由以下几部分组成：
电路设计输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证、板级仿真与调试。
流程如图3.1所示。
（1）电路设计输入：
将电路设计思想通过硬件描述语言（HDL）或原理图输入到EDA工具中。
本系统设计采用的EDA开发工具为QuartusⅡ9.0，通过硬件描述语言VerilogHDL将设计思路输入到开发环境中，再进行后续的仿真与功能验证。
（2）功能仿真：
电路设计输入完成后，须对设计进行功能仿真。
不考虑器件延时验证功能是否正确。
若不满足设计初衷，则要不断修正设计，直到功能仿真满足设计要求。
（3）综合优化：
综合一般是对HDL语言而言的，综合过程是将软件设计的HDL语言描述与硬件挂钩，即将设计输入翻译成与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接，根据目标与约束条件优化生成的逻辑连接，输出标准格式的edf和edn格式网表文件。
（4）综合后仿真:
综合完成后再将其进行时序仿真，确定是否满足最初的设计要求。
（5）实现与布局布线:
将综合生成的网表适配到FPGA目标器件上。
在这个步骤中，很重要的是布局布线。
布局是指将逻辑网表中的硬件描述语言或底层单元合理的适配到FPGA内部固有硬件上；布线是指根据布局的拓扑结构，正确连接各个元件到FPGA内部的各种连线资源。
（6）时序仿真与验证：
时序仿真是指将布局布线的时延信息反标注到设计网表中，再进行仿真。
通常，进行布线后仿真很重要，通过这一步骤，检查仿真结果和器件实际运行情况的一致性，确保设计的可靠性。
（7）板级仿真与验证：
在设计高速电路时，通常还要使用电路板的辅助设计工具进行仿真验证，如HyperLynx对信号完整性进行仿真分析，得出最优设计方案。
（8）调试与加载配置：
在前面工作都就绪的基础上，可以在线调试或者将配置好的文件烧写到对应的芯片中进行调试。
在线调试当中，EDA开发环境中的逻辑分析仪能够很好的检测FPGA内部的数据。
若调试的过程中出现问题，则要耐心仔细的按照设计思路一步一步监测、确定问题的出处，再寻求解决的方法[4][5]。
图3.1完整的FPGA设计流程
根据实际系统要求，本文核心控制器件FPGA主要完成如图3.2所示的功能。
图3.2FPGA功能框图
3.1.2FPGA选型
可编程逻辑器件是一种数字集成电路，由用户自行编程实现既定的逻辑功能。
任何寄存器函数及布尔表达式都可由器件内部逻辑实现。
较一般ASIC器件，可编程器件有其显著的优点：
开发周期短，便于修改，编程可擦除等。
分析系统完成的功能，本文选用Altera公司的CycloneⅡ系列FPGA作为中心控制器件，型号为EP2C5Q208C8N，该芯片以较低的价格、优良的特性以及丰富的片上资源在工程实际中被广泛应用，特点如下：
（1）片上逻辑资源丰富，共有8256个逻辑单元；
（2）182个I/O引脚可提供扩展功能，可以根据需要调整I/O的驱动能力。
（3）芯片具有多电压接口，支持LVCMOS和LVTTL接口等I/O标准。
（4）方便操作且灵活的时钟管理，片内集成了2个锁相环（PLL）和8个全局时钟网络。
可以在QuartusⅡ的开发环境中直接设定分频或倍频值。
由锁相环分频或倍频的时钟信号可以作为内部全局时钟也可以用作外部电路时钟信号。
（5）内嵌18个乘法器模块，大大增强了系统的处理力[6]。
3.1.3FPGA的配置
配置，又称为加载或下载，是对FPGA的内容进行编程的一个过程。
对于基于SRAMLUT的FPGA器件，由于是非易失性器件，每次上电后需要进行配置。
在FPGA内部，有许多可编程的多路器、逻辑、互连线结点和RAM初始化内容等，都需要配置数据来控制。
FPGA中的配置RAM就起到存放配置数据的作用[7]。
FPGA的配置数据可以使用3种方式载入到配置芯片中：
◆FPGA主动方式；
◆FPGA被动方式；
◆JTAG方式。
在FPGA主动方式下，由目标FPGA来主动输出控制和同步信号给Altera专用的串行配置芯片（EPCS系列），在配置芯片收到命令后，就可以把配置信息发到FPGA，完成配置过程。
在被动方式下，由系统中的其他设备发起并控制配置过程。
这些设备可以是Altera的配置芯片或者其他控制芯片等。
FPGA在配置过程中完全处于被动地位，只输出一些状态信号来配合配置过程。
JTAG是IEEE1149．1边界扫描测试的标准接13，利用下载电缆，通过QuartusII工具就可以完成下载[8]。
本文设计选用JTAG配置方式。
JTAG接口由4个必需的信号TDI、TDO、TMS和TCK和1个可选的信号TRST构成。
其中：
◆TDI:
测试数据的输入；
◆TDO:
测试数据的输出；
◆TMS:
模式控制管脚，决定JTAG电路内部的TAP状态机的跳转；
◆TCK:
测试时钟，其它信号线都必须与之同步；
◆TRST:
若JTAG电路不用，可将其连到GND；
◆MSEL[2..0]:
输入配置方式选择；
◆nCONFIG:
配置控制位（由低到高的跳变开始配置）；
◆nSTATUS:
双向配置错误指示位；
◆nCE：
输入、片选，低电平允许配置；中北大学学位论文
◆nCE0:
输出，用于多片级联信号；
◆DCLK:
在JTAG模式下，将其拉成“高”或者“低”的固定电平[9]。
配置电路的连线如图3.3所示[27]。
图3.3JTAG配置模式
3.2采集控制模块设计
3.2.1ADC芯片选择
模拟信号采集系统设计中，A/D模块的选择对系统的整体设计至关重要，决定着系统的分辨率、采样率以及采集的控制方式等多个方面，是测试系统的关键部分。
A/D转换方法有逐次逼近式、双积分式、量化反馈式等，A/D转换器的主要技术指标有转换时间、分辨率、线性误差、量程、对基准电源的要求等，应根据这些指标选用A/D转换器[10]。
基于被测信号——脉冲信号的特性，8位分辨率的AD即可满足需求，本设计选择AD9280这款芯片，该芯片是单芯片、单电源、8bit、32MSPS模数转换器，内部集成了采样保持放大器和电源基准源，使用多级差分流水线架构保证了32MSPS数据转换速率下全温度范围内无失码，用户可以根据实际需要选择单端输入或者差分输入，也可根据需要选择输入范围和消除失调。
AD9280可工作在2.7V～5.5V单电源范围，适合高速低功耗的应用范围。
其功能框图如图3.4所示。
图3.4AD9280功能框图
其封装形式如图3.5所示。
图3.5AD9280的封装形式
AD9280利用多级流水线架构实现了低功耗高速数据转换，将整个的转换精度分为低精度的单阶字转换器，各阶转换的结果在时序控制下通过内部数字校准电路实现了高精度的数据转换。
通过引脚设置还可以选择不同的工作模式。
具体引脚功能说明见表1。
表1.AD9280引脚功能说明
Number
Name
描述
1
AVSS
模拟地
2
DRVDD
数字驱动电源
3-4
NC
扩展位
5-12
D0-D7
数字输出位，D0最低位，D7最高位
13
OTR
超出量化范围检测位
14
DRVSS
数字驱动地
15
CLK
时钟输入
16
THREE_STATE
三态控制：
高电位输出高阻态，地电位正常工作
17
STBY
睡眠模式控制：
高电位低睡眠模式，地电位正常模式
18
REFSENSE
基准模式选择
19
CLAMP
钳位控制：
高电位钳位模式，地电位非钳位模式
20
CLAMPIN
钳位电压设置
21
REFTS
高电压基准
22
REFTF
高电压基准去耦
23
MODE
模式选择
24
REFBF
低电压基准去耦
25
REFBS
低电压基准
26
VREF
内部基准电压
27
AIN
模拟输入
28
AVDD
模拟电源
AD9280的流水线结构及工作在时钟的上升沿又工作在时钟的下降沿，其时序关系图如图3.6所示[11]。
图3.6AD9280工作时序图
本设计采用顶/底模式、内部基准、2V输入范围，AD转换电路如图3.7所示。
图3.7A/D转换电路
3.2.2A/D模块供电电路设计
本系统要求AD能够采样双极型交流信号，为了达到这项指标，需要使用运放实现输入电压的线性变换，基于此观点，需要设计出双极型电源为运放供电。
LM1117是一个低压差电压调节器，提供电流限制和热保护，电路包含一个齐纳调节的带隙参考电压以确保输出电压的精度在±1％以内，其输出端需要一个至少10uF的钽电容来改善瞬态响应和稳定性。
MC34063是一单片双极型线性集成电路，专用于直流-直流变换器控制部分。
片内包含有温度补偿带隙基准源、一个占空比周期控制振荡器、驱动器和大电流输出开关，能输出1.5A的开关电流。
它能使用最少的外接元件构成开关式升压变换器、降压式变换器和电源反向器。
图3.8AD供电电路
图3.8即为AD模块供电电路，输入的VCC5V电源经过MC34063得到－5V直流电源，为运放提供双极型电源。
当芯片内部开关管T1导通时，电流经MC34063的1脚、2脚和电感L1流到地，电感L2存储能量。
此时由C10向负载提供能量。
当T1断开时，由于流经电感的电流不能突变，因此，续流二极管D1导通。
此时，L1经D1向负载和C10供电（经公共地），输出负电压。
这样，只要芯片的工作频率相对负载的时间常数足够高，负载上便可获得连
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