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EDA技术实用教程

第1章绪论

1.1VHDL概述

硬件描述语言（HardwareDescriptionLanguage，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。

3种描述方法形成3种不同的设计风格。

利用硬件描述语言，可以进行数字电子系统SoC、FPGA和集成电路ASIC的设计。

国外硬件描述语言种类很多，有的从Pascal发展而来，有的从C语言发展而来。

有些HDL成为IEEE标准，但大部分则是企业标准。

VHDL来源于美国军方，其他的硬件描述语言则来源于民间的公司。

这些不同的语言传播到国内，同样也产生了不同的影响。

目前在我国比较有影响的有两种硬件描述语言——VHDL语言和Verilog HDL语言，均已成为IEEE标准语言。

电子设计自动化（Electronic Design Automatic，EDA）技术的基础是描述语言、设计工具和实现器件。

三者的关系是：

设计师用硬件描述语言描绘出硬件的结构或行为，用EDA设计工具将这些描述编译、综合、映射成与半导体工艺无关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的实现载体。

当FPGA器件加载，配置上不同的文件时，这个器件便具有了不同的功能。

在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计方法贯穿于其中。

以HDL表达设计意图、以FPGA为硬件实现载体、以计算机为设计开发环境、以EDA软件为开发工具的现代电子设计方法是电子设计工程师要掌握的基本技能之一。

本书从应用的角度向读者介绍VHDL编程技术，让读者掌握VHDL编程方法，为集成电路前端设计打下基础。

1.1.1硬件描述语言的诞生

VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）即超高速集成电路硬件描述语言，下面介绍其发展的技术根源和社会根源。

1．VHDL发展的技术根源

在VHDL形成之前，已有了许多程序设计语言，如Assembly、C、Pascal、Fortran、Prolog等。

这些语言运行在不同的硬件平台和不同的操作环境中，它们适合于描述过程和算法，不适合作硬件描述。

在利用EDA工具进行电子设计时，逻辑图、分立电子元件作为整个电子系统的设计越来越复杂，已不适应设计要求。

一款EDA工具，需要一种硬件描述语言来作为它的工作语言。

众多的EDA工具开发者各自推出了自己的硬件描述语言。

2．VHDL发展的社会根源

美国国防部电子系统项目有众多的承包公司。

由于各公司的技术路线不一致，许多产品不兼容，再加上使用各自的设计语言，使得甲公司的设计不能被乙公司重复利用，造成了信息交换和维护困难。

美国政府为了降低开发费用，避免重复设计，由国防部为超高速集成电路提供一种硬件描述语言VHDL，期望它功能强大、语法严密、可读性好。

政府要求各公司的合同都用该语言来描述，以避免产生歧义。

由政府牵头，VHDL工作小组于1981年6月成立，提出了一个满足电子设计各种要求、能够作为工业标准的硬件描述语言。

1983年第三季度，由IBM公司、TI公司、Intermetrics公司签约，组成开发小组，工作任务是提出语言版本和开发软件环境。

1986年，IEEE标准化组织开始工作，讨论VHDL语言标准，于1987年12月通过标准审查，VHDL 1.0版本宣布实施，即IEEESTD1076-1987。

从此以后，美国国防部实施新的技术标准，要求电子系统开发商的合同文件一律采用VHDL文档，即第一个官方VHDL标准得到推广、实施和普及。

1993年，经过重新修订，发布VHDL 2.0版本，从而形成新的标准，即IEEE STD1076-1993。

2006年，VHDL发布VHDL3.0版本，除了与老版本完全兼容外，新版本还提供了许多扩展功能，使得编写和管理VHDL代码更加容易。

一些关键的改动包括将子标准（1164、1076.2、1076.3）并入1076主标准，增加了一些运算符，条件生成语句的语法更加灵活，编入了VHPI（C/C++语言接口）和PSL（产品规范等级）。

这些改进提升了VHDL代码的组合能力，使测试平台更灵活，并且使VHDL在系统层面上的应用更加广泛。

2008年8月，VHDL4.0版本发布，解决了3.0版本中出现的多个问题，包括增强的类属性。

2009年1月，IEEE公布了VHDL4.0的标准版本，最新的VHDL标准IEEE1076-2008开始实施。

1.1.2HDL语言的种类

在国外，HDL语言已有上百种，许多高等学校、科研单位、EDA公司都有自己的HDL语言，在此简要介绍一些较有影响的HDL语言。

Candence公司是一家著名的EDA公司，财力雄厚。

该公司的VerilogHDL于1983年由GateWayDesignAutomatic（GDA）公司的PhilMoorby首创。

他在1984—1985年间成功设计了Verilog-XL仿真器，于1986年提出了快速门级仿真的XL算法，使VerilogHDL语言变得更加丰富和完善，从而受到了EDA工具设计公司的青睐。

1989年，Candence公司购买了GDA公司，VerilogHDL语言从此变为Candence公司的“私有财产”，成为Candence公司EDA设计环境上的硬件描述语言。

经过Candence公司的努力，Verilog HDL于1995年成为IEEE标准，也是民间公司第一个硬件描述语言标准，即Verilog HDL 1364-1995。

由于VerilogHDL语言从C语言发展而来，所以有C语言基础的设计人员能够较快入门。

Altera公司是一家半导体器件设计公司，其CPLD器件在世界市场占主导地位。

该公司不仅是硬件生产厂商，也是EDA工具开发商，它的EDA工具Quartus II由于人机界面友好、易于使用、性能优良，而受到FPGA、CPLD器件设计人员的欢迎。

运行在QuartusII环境下的AHDL语言具有C语言的设计风格，易学易用，得到众多用户的认可。

HDL语言来自不同地方，由不同语言演变而来，因此为了各平台之间能够相互转换，推出了EDIF（ElectronicDesignInterchangeFormat）。

EDIF不是一种语言，其主要作用是在不同数据格式的EDA工具之间交换设计数据，为用户提供方便。

1.1.3VHDL语言的特点

VHDL主要用于描述数字系统的结构、行为、功能和接口。

除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法类似于一般的计算机高级语言。

VHDL的程序结构特点是将一项工程设计（可以是一个元件、一个电路模块或一个系统）分成实体（或称可视部分及端口）和结构体（或称不可视部分）。

在对一个设计实体定义了外部界面后，一旦其结构体开发完成，其他的设计就可以直接调用这个实体。

这种将设计项目分成实体和结构体的概念是VHDL系统设计的基本点。

与其他硬件描述语言相比，VHDL具有以下特点。

1．功能强大、设计灵活

VHDL具有功能强大的语言结构，可以用简洁、明确的源代码来描述复杂的逻辑控制。

它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

VHDL支持时序电路、组合逻辑电路的设计，这是其他硬件描述语言所不能比拟的。

VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。

2．支持广泛、易于修改

由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。

在硬件电路设计过程中，主要的设计文件都是用VHDL编写的源代码，而由于VHDL语法严谨、结构清晰、参数化设计等，使其易读、易于修改和设计。

3．完善的系统描述能力和底层描述能力

VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。

而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。

VHDL支持惯性延迟和传输延迟描述，因此可以准确地建立硬件电路时序模型。

VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。

4．独立于器件的设计、与工艺无关

设计人员用VHDL进行设计时，不需要考虑制造器件的工艺，因此可以集中精力进行功能设计。

当设计描述完成后，可以选用不同的器件工艺来实现其功能。

5．很强的移植能力

VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。

6．易于共享和复用

VHDL采用基于库（Library）的设计方法，建立各种可复用的模块。

这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路重复设计，提高设计效率。

1.1.4VHDL语言的优势

VHDL语言通常具有如下优势：

（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。

强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能仿真验证设计系统的功能可行性，可随时对设计项目进行仿真模拟。

（3）VHDL语句的行为描述能力和程序结构，决定了它支持大规模设计的分解和已有设计的再利用。

大规模系统高效、高速地完成，必须有多人甚至多个研发组并行工作，才能满足上市时间的要求。

（4）对于用VHDL完成的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成门级网表。

（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必关心最终设计实现的目标器件是什么，就可以开展独立的电路功能、系统行为设计。

1.2VHDL语言设计环境

1.2.1设计工具

VHDL语言的设计工具是集成电路设计领域的各种EDA工具。

EDA工程是计算机科学与技术高度发展衍生的一门崭新的电子设计自动化新学科。

科学研究的方法包括实验、分析、综合、归纳等，都在EDA工程方法学中得到体现。

EDA工程方法学是以计算机为硬件平台，以EDA软件工具为工作环境的现代电子设计方法学。

EDA工具设计软件开发需要计算机软件工程专家、半导体工艺专家、电路系统专家合作完成。

EDA工具的研发是知识密集型产业，EDA工程研究的最终成果是借助于大量功能丰富的软件工具开发出来的，提供了集成电路设计的基础条件。

EDA工具种类繁多，不同的设计环节可以使用不同的设计工具。

同一设计功能的EDA工具由不同的EDA工具开发商提供，质量也有所不同。

按设计阶段，EDA工具可分为前端设计工具和后端设计工具；按设计电路的性质，可分为数字电路设计工具和模拟电路设计工具；按设计功能，可分为综合工具、仿真工具、时序分析工具、布局布线工具、电磁兼容分析工具、功耗分析工具等。

前端设计有与制造工艺无关的IP库，后端设计则有与设计规则有关的工艺库。

这些形形色色的EDA工具在集成电路设计中分别起到不同的作用。

从根据市场需求进行设计的功能定义、设计输入、逻辑综合、系统划分、功能仿真、布图规划，到根据器件工艺设计规则进行的版图设计（布局、布线）、寄生参数提取（时序分析）、版图后仿真，将这些设计步骤按设计顺序组织起来，就构成了集成电路设计流程，如图1.1所示。

图1.1用VHDL语言设计集成电路的流程

将这些设计环节中所用到的设计工具组织起来，就构成了集成电路设计环境，如图1.2所示。

图1.2集成电路设计环境

VHDL语言输入界面、编辑界面、编译工具、器件库、函数库的组合称为VHDL设计环境。

许多EDA工具均提供了VHDL设计环境，如Altera公司的Quartus