IC设计专业FPGA面试题.docx
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IC设计专业FPGA面试题
IC设计基础(流程、工艺、版图、器件)笔试面试题88
2008-07-3012:
33
1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路
相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念).(仕兰微面试题目)
2、FPGA和ASIC的概念,他们的区别.(未知)
答案:
FPGA是可编程ASIC.
ASIC:
专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的.根据一
个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路.与
门阵列等其它ASIC(ApplicationSpecificIC)相比,它们又具有设计开发周期短、设计
制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片,两者的区别何在?
(仕兰微面试题目)
4、你知道的集成电路设计的表达方式有哪几种?
(仕兰微面试题目)
5、描述你对集成电路设计流程的认识.(仕兰微面试题目)
6、简述FPGA等可编程逻辑器件设计流程.(仕兰微面试题目)
7、IC设计前端到后端的流程和eda工具.(未知)
8、从RTLsynthesis到tapeout之间的设计flow,并列出其中各步使用的tool.(未知)
9、Asic的designflow.(威盛VIA2003.11.06上海笔试试题)
10、写出asic前期设计的流程和相应的工具.(威盛)
11、集成电路前段设计流程,写出相关的工具.(扬智电子笔试)
先介绍下IC开发流程:
1.)代码输入(designinput)
用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码
语言输入工具:
SUMMIT VISUALHDL
MENTOR RENIOR
图形输入:
composer(cadence);
viewlogic(viewdraw)
2.)电路仿真(circuitsimulation)
将vhd代码进行先前逻辑仿真,验证功能描述是否正确
数字电路仿真工具:
Verolog:
CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL:
CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具:
***ANTIHSpicepspice,spectremicromicrowave:
eesoft:
hp
3.)逻辑综合(synthesistools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真
中所没有考虑的门沿(gatesdelay)反标到生成的门级网表中,返回电路仿真阶段进行再
仿真.最终仿真结果生成的网表称为物理网表.
12、请简述一下设计后端的整个流程?
(仕兰微面试题目)
13、是否接触过自动布局布线?
请说出一两种工具软件.自动布局布线需要哪些基本元
素?
(仕兰微面试题目)
14、描述你对集成电路工艺的认识.(仕兰微面试题目)
15、列举几种集成电路典型工艺.工艺上常提到0.25,0.18指的是什么?
(仕兰微面试题
目)
16、请描述一下国内的工艺现状.(仕兰微面试题目)
17、半导体工艺中,掺杂有哪几种方式?
(仕兰微面试题目)
18、描述CMOS电路中闩锁效应产生的过程及最后的结果?
(仕兰微面试题目)
19、解释latch-up现象和Antennaeffect和其预防措施.(未知)
20、什么叫Latchup?
(科广试题)
21、什么叫窄沟效应?
(科广试题)
22、什么是NMOS、PMOS、CMOS?
什么是增强型、耗尽型?
什么是PNP、NPN?
他们有什么差
别?
(仕兰微面试题目)
23、硅栅COMS工艺中N阱中做的是P管还是N管,N阱的阱电位的连接有什么要求?
(仕兰微
面试题目)
24、画出CMOS晶体管的CROSS-OVER图(应该是纵剖面图),给出所有可能的传输特性和转
移特性.(Infineon笔试试题)
25、以interver为例,写出N阱CMOS的process流程,并画出剖面图.(科广试题)
26、Pleaseexplainhowwedescribetheresistanceinsemiconductor.Compare
theresistanceofametal,polyanddiffusionintranditionalCMOSprocess.(威
盛笔试题circuitdesign-beijing-03.11.09)
27、说明mos一半工作在什么区.(凹凸的题目和面试)
28、画p-bulk的nmos截面图.(凹凸的题目和面试)
29、写schematicnote(?
),越多越好.(凹凸的题目和面试)
30、寄生效应在ic设计中怎样加以克服和利用.(未知)
31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题,因为全是微电子物理,公
式推导太罗索,除非面试出题的是个老学究.IC设计的话需要熟悉的软件:
Cadence,
Synopsys,Avant,UNIX当然也要大概会操作.
32、unix命令cp-r,rm,uname.(扬智电子笔试)
企业面试电子类面试题--单片机、MCU、计算机原理
2008-03-2008:
19
单片机、MCU、计算机原理
1、简单描述一个单片机系统的主要组成模块,并说明各模块之间的数据流流向和控制流流向。
简述单片机应用系统的设计原则。
(仕兰微面试题目)
2、画出8031与2716(2K*8ROM)的连线图,要求采用三-八译码器,8031的P2.5,P2.4和P2.3参加译码,基本地址范围为3000H-3FFFH。
该2716有没有重叠地址?
根据是什么?
若有,则写出每片2716的重叠地址范围。
(仕兰微面试题目)
3、用8051设计一个带一个8*16键盘加驱动八个数码管(共阳)的原理图。
(仕兰微面试题目)
4、PCI总线的含义是什么?
PCI总线的主要特点是什么?
(仕兰微面试题目)
5、中断的概念?
简述中断的过程。
(仕兰微面试题目)
6、如单片机中断几个/类型,编中断程序注意什么问题;(未知)
7、要用一个开环脉冲调速系统来控制直流电动机的转速,程序由8051完成。
简单原理如下:
由P3.4输出脉冲的占空比来控制转速,占空比越大,转速越快;而占空比由K7-K0八个开关来设置,直接与P1口相连(开关拨到下方时为"0",拨到上方时为"1",组成一个八位二进制数N),要求占空比为N/256。
(仕兰微面试题目)
下面程序用计数法来实现这一功能,请将空余部分添完整。
MOVP1,#0FFH
LOOP1:
MOVR4,#0FFH
--------
MOVR3,#00H
LOOP2:
MOVA,P1
--------
SUBBA,R3
JNZSKP1
--------
SKP1:
MOVC,70H
MOVP3.4,C
ACALLDELAY:
此延时子程序略
--------
--------
AJMPLOOP1
8、单片机上电后没有运转,首先要检查什么?
(东信笔试题)
9、WhatisPCChipset?
(扬智电子笔试)
芯片组(Chipset)是主板的核心组成部分,按照在主板上的排列位置的不同,通常分为北桥芯片和南桥芯片。
北桥芯片提供对CPU的类型和主频、内存的类型和最大容量ISA/PCI/AGP插槽、ECC纠错等支持。
南桥芯片则提供对KBC(键盘控制器)、RTC(实时时钟控制器)、USB(通用串行总线)、UltraDMA/33(66)EIDE数据传输方式和ACPI(高级能源管理)等的支持。
其中北桥芯片起着主导性的作用,也称为主桥(HostBridge)。
除了最通用的南北桥结构外,目前芯片组正向更高级的加速集线架构发展,Intel的8xx系列芯片组就是这类芯片组的代表,它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片,能够提供比PCI总线宽一倍的带宽,达到了266MB/s。
10、如果简历上还说做过cpu之类,就会问到诸如cpu如何工作,流水线之类的问题。
(未知)
11、计算机的基本组成部分及其各自的作用。
(东信笔试题)
12、请画出微机接口电路中,典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、所存器/缓冲器)。
(汉王笔试)
13、cache的主要部分什么的。
(威盛VIA2003.11.06上海笔试试题)
14、同步异步传输的差异(未知)
15、串行通信与同步通信异同,特点,比较。
(华为面试题)
16、RS232c高电平脉冲对应的TTL逻辑是?
(负逻辑?
)(华为面试题)
FPGA工程师面试试题00
1、同步电路和异步电路的区别是什么?
(仕兰微电子)
2、什么是同步逻辑和异步逻辑?
(汉王笔试)
同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系.
3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
(汉王笔试)
线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门.同时在输出端口应加一个上拉电阻.
4、什么是Setup和Holdup时间?
(汉王笔试)
5、setup和holdup时间,区别.(南山之桥)
6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化.(未知)
7、解释setup和holdtimeviolation,画图说明,并说明解决办法.(威盛VIA
2003.11.06上海笔试试题)
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求.建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器.保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.如果holdtime不够,数据同样不能被打入触发器.
建立时间(SetupTime)和保持时间(Holdtime).建立时间是指在时钟边沿前,数据信号需要保持不变的时间.保持时间是指时钟跳变边沿后数据信号需要保持不变的时间.如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现metastability的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量.
8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除.(仕兰微电子)
9、什么是竞争与冒险现象?
怎样判断?
如何消除?
(汉王笔试)
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争.产生毛刺叫冒险.如果布尔式中有相反的信号则可能产生竞争和冒险现象.解决方法:
一是添加布尔式的消去项,二是在芯片外部加电容.
10、你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗?
(汉王笔试)
常用逻辑电平:
12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的.CMOS输出接到TTL是可以直接互连.TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V.
11、如何解决亚稳态.(飞利浦-大唐笔试)
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态.当一个触发器进入亚
稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平
上.在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去.
12、IC设计中同步复位与异步复位的区别.(南山之桥)
13、MOORE与MEELEY状态机的特征.(南山之桥)
14、多时域设计中,如何处理信号跨时域.(南山之桥)
15、给了reg的setup,hold时间,求中间组合逻辑的delay范围.(飞利浦-大唐笔试)
Delay16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min.组合逻辑电路最大延
迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.(华
为)
17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决
定最大时钟的因素,同时给出表达式.(威盛VIA2003.11.06上海笔试试题)
18、说说静态、动态时序模拟的优缺点.(威盛VIA2003.11.06上海笔试试题)
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing.(威盛VIA
2003.11.06上海笔试试题)
20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,
使得输出依赖于关键路径.(未知)
21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优
点),全加器等等.(未知)
22、卡诺图写出逻辑表达使.(威盛VIA2003.11.06上海笔试试题)
23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和.(威盛)
24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-
wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoexplainthe
operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?
(威
盛笔试题circuitdesign-beijing-03.11.09)
25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine
therationofchannelwidthofPMOSandNMOSandexplain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
(仕兰微电子)
27、用mos管搭出一个二输入与非门.(扬智电子笔试)
28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateand
explainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay
time).(威盛笔试题circuitdesign-beijing-03.11.09)
29、画出NOT,NAND,NOR的符号,真值表,还有transistorlevel的电路.(Infineon笔
试)
30、画出CMOS的图,画出tow-to-onemuxgate.(威盛VIA2003.11.06上海笔试试题)
31、用一个二选一mux和一个inv实现异或.(飞利浦-大唐笔试)
32、画出Y=A*B+C的cmos电路图.(科广试题)
33、用逻辑们和cmos电路实现ab+cd.(飞利浦-大唐笔试)
34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)
35、利用4选1实现F(x,y,z)=xz+yz’.(未知)
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化
简).
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形.
(Infineon笔试)
38、为了实现逻辑(AXORB)OR(CANDD),请选用以下逻辑中的一种,并说明为什
么?
1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:
NAND(未知)
39、用与非门等设计全加法器.(华为)
40、给出两个门电路让你分析异同.(华为)
41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)
42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0
多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制.(未知)
43、用波形表示D触发器的功能.(扬智电子笔试)
44、用传输门和倒向器搭一个边沿触发器.(扬智电子笔试)
45、用逻辑们画出D触发器.(威盛VIA2003.11.06上海笔试试题)
46、画出DFF的结构图,用verilog实现之.(威盛)
47、画出一种CMOS的D锁存器的电路图和版图.(未知)
48、D触发器和D锁存器的区别.(新太硬件面试)
49、简述latch和filp-flop的异同.(未知)
50、LATCH和DFF的概念和区别.(未知)
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的.
(南山之桥)
52、用D触发器做个二分颦的电路.又问什么是状态图.(华为)
53、请画出用D触发器实现2倍分频的逻辑电路?
(汉王笔试)
54、怎样用D触发器、与或非门组成二分频电路?
(东信笔试)
55、Howmanyflip-flopcircuitsareneededtodivideby16?
(Intel)16分频?
56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出
carryout和next-stage.(未知)
57、用D触发器做个4进制的计数.(华为)
58、实现N位JohnsonCounter,N=5.(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?
(仕兰
微电子)
60、数字电路设计当然必问Verilog/VHDL,如设计计数器.(未知)
61、BLOCKINGNONBLOCKING赋值的区别.(南山之桥)
62、写异步D触发器的verilogmodule.(扬智电子笔试)
moduledff8(clk,reset,d,q);
input clk;
input reset;
input [7:
0]d;
output[7:
0]q;
reg [7:
0]q;
always@(posedgeclkorposedgereset)
if(reset)
q<=0;
else
q<=d;
endmodule
63、用D触发器实现2倍分频的Verilog描述?
(汉王笔试)
moduledivide2(clk,clk_o,reset);
input clk,reset;
output clk_o;
wirein;
regout;
always@(posedgeclkorposedgereset)
if(reset)
out<=0;
else
out<=in;
assignin=~out;
assignclk_o=out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要,请问:
a)你所知道的可编程逻辑器
件有哪些?
b)试用VHDL或VERILOG、ABLE描述8位D触发器逻辑.(汉王笔试)
PAL,PLD,CPLD,FPGA.
moduledff8(clk,reset,d,q);
input clk;
input reset;
input d;
output q;
regq;
always@(posedgeclkorposedgereset)
if(reset)
q<=0;
else
q<=d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路.(仕兰微电子)
66、用VERILOG或VHDL写一段代码,实现10进制计数器.(未知)
67、用VERILOG或VHDL写一段代码,实现消除一个glitch.(未知)
68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解
的).(威盛VIA2003.11.06上海笔试试题)
69、描述一个交通信号灯的设计.(仕兰微电子)
70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱.(扬智电子笔试)
71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱
数.
(1)画出fsm(有限状态机);
(2)用verilog编程,语法要符合fpga设计
的要求.(未知)
72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:
(1)
画出fsm(有限状态机);
(2)用verilog编程,语法要符合fpga设计的要求;(3)设计
工程中可使用的工具及设计大致过程.(未知)
73、画出可以检测10010串的状态图,并verilog实现之.(威盛)
74、用FSM实现101101的序列检测模块.(南山之桥)
a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0.
例如a:
10100100110
b:
请画出statemachine;请用RTL描述其statemachine.(未知)
75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)