Cadence问题集.docx

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Cadence问题集

Cadence问题集

文档类型

作者

陈雷

（共页）

UAVFlightControl&EmbeddedSystemLab

无人机飞控暨嵌入式技术实验室

2014年9月

1问题

1.1元器件放置

元件修改后无法添加到电路中，出现Partisoutofdatewithrespecttothedesigncache.useupdatecachetosynchronizethepartinthecachewiththelibrary的提示。

解决方法如下：

选择File目录树，点file.dsn前面的"+"，再点DesignCache前面的"+"，找到你所出错的Part名称，design>>Updatecache一下就行了！

1.2元器件旋转

元件有时需要旋转，解决方法如下：

选中元件，按快捷键R即可。

1.2多个管脚的修改

如何为多个管脚进行修改？

解决方法如下：

选中要修改的管脚，鼠标右键点击Editproperties即可。

1.3在原理图中放置（多个）元件

如何在原理图中放置元件/多个元件？

解决方法如下：

先激活原理图，鼠标点击PlacePart,或者快捷键P也可以。

1.4画出任意角度的线

如何在原理图中画出任意角度的线？

解决方法如下：

画线时按住Shift即可。

1.5两个较远距离的线连接

在两个较远距离的线除了用导线连接外还有什么方法连接？

解决方法如下：

在同一个原理图中，用鼠标点击Place，选择NetAlias即可。

1.6在整个工程文件中进行浏览

有时需要浏览整个工程文件来查找错误，该怎么操作？

解决方法如下：

先选中.dsn文件，鼠标点击Edit→Browse→Parts。

1.7索引编号

如何设置索引编号？

解决方法如下：

先选中.dsn文件，鼠标点击Tools→Annotate→ResetPartReferenceto“？

”，把编号取消,然后鼠标点击Tools→Annotate→IncrementalReferenceUpdate来重新编号即可。

1.8电气规则检查

如何进行电气规则检查？

解决方法如下：

先选中.dsn文件，鼠标点击Tools→DesignRulesCheck即可。

1.9高速电路设计流程

原理图逻辑功能设计，生成netlist→PCB板数据库准备→导入netlist→关键器件布局→布线前仿真，解空间分析，约束设计，SI仿真，PI仿真，设计调整→约束驱动布局，手工布局→约束驱动布线，自动布线，手工拉线，可能需要调整层叠设计→布线后仿真→修改设计→布线后验证→设计输出，PCB板加工→PCB板功能调试、测试性能。

2.0电路设计简化流程

建零件库、焊盘、零件封装→创建电路板、机械结构、尺寸、层叠结构预定义→导入网表→设定电气规则、线宽、线距、其他规则→布局布线→布线后调整、零件编号、丝印、DRC→设计输出、gerber文件、drill文件、图纸。

2.1allegro出光绘文件出现的几个问题

首先出光绘前要保证没有DRC错误

出Gerber时提示如下错误:

一：

设置好光绘文件参数后，选择checkdabasebeforeartwork后，点击生成光绘时出现错误告警信息：

  databasehaserrors:

artworkgenerationcancled.pleaserundbdoctor.

可行的解决方法：

1.运行内部，或外部dbdoctor  ,内部的在tools-databasecheck

                          2.TOOLS-PADSTACK-modifydesignpadstack。

。

                              在option中的purge选ALL。

                          3.place-updatesymbols-选择器件并选择下方的updatesymbols

padstacks选项

                          4.tools-padstack-refresh

   上述4种方法过后，基本上能解决问题。

二：

WARNING:

Shapeat（XXXX）containsvoidat（XXXX）

 whichtouchesanothershape

当该层不铺这块铜时可以正常出Gerber。

这个主要是敷铜的问题，同一NET的两个独立的shape重叠就会出现该错误告警。

出Gerber时,Allegro不允许2个或更多Dynamic类型的形状彼此接触，即使他们用相同的netname。

解决方法：

对动态敷铜与静态敷铜重叠的，可视情况删除掉静态的，或者利用mergeshape来将2个分立的shape合并成一块shape。

 打开shapeboundary可便于操作。

 三：

在能成功生成gerber文件时，文件中可能存在的许多告警信息：

WARNING:

Segmentwithsamestartandendpointsat（67.0201174.2666）willbeignored.Increasingoutputaccuracymayallowsegmenttobegenerated.等。

这个主要是底片精度设置导致的问题。

解决方法：

1.通过调整gerber下的format设置精度。

2.检查设计文件中的shape参数下的voidcontrols的artworkformat设

置是否与底片中的类型一致。

3.设计文件在准备输出gerber文件时的单位必须和底片上的一致，否

则还是可能会照常出现问题。

1、更新封装

 封装修改后，在allegro下palce--updatesymbols。

在packagesymbol下选择要更新的封装。

               注意勾选 updatesymbolpadstacks

                                IgnoreFIXEDproperty。

2、如何批量放置VIA？

比方在TOP层铺了一片铜到地，然后想规则的放置一批VIA将表面铺铜区连接到地层，能不能自动完成啊？

手动放很麻烦也不均与，影响美观

Copy

Find勾選Via

Option填寫數量，間距。

。

。

1.        Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。

是什么地方需要设置。

答：

setup/userpreferences/display/display_nohilitefont这个选项打勾就行了。

2.        不小心按了HighlightSov后部分线高亮成白色，怎样取消？

答：

这个是用来检查跨分割的，取消的办法是：

如果是4层板的话，在电源层跟地层都铺上地网络，然后再按HighlightSov刷新即可。

3.        如何更改Highlight高亮默认颜色？

答：

可以在Display->Color/Visibility->Display->TemporaryHighlight里修改即可，临时修改颜色可以点Display->AssignColor来实现。

4.        如实现Highlight高亮部分网络，而背景变暗，就像AltiumDesigner那样？

答：

可以在Display->Color/Visibility->Display->ShadowMode打开该模式，并且选中Dimactivelayer即可。

5.        快速切换层快捷键

答：

可以按数字区里的“-”或“+”来换层。

6.     OrCAD跟Allegro交互时，出现WARNING[CAP0072]Couldnotfindcomponenttohighlight错误等？

答：

OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键EditorSelect，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。

1.ORcad:

首先打开orcad和allegro分别占1/2的窗口界面。

然后orcad中Tools/creatnetlist/PCBEditor中CreatePCBEditorNetlist下的Options中设置导出网表的路径。

然后确定导出网表。

2.Allegro:

Files/Import/Logic/最底下的Importdirectory中设置刚才导出网表的路径。

然后导入即可，只要不出现error即可。

3.操作互动：

首先在allegro中选中高亮display/Highlight，然后到orcad中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。

当然了选中Dehighlight就可以不高亮显示了。

7.        关于盲孔及埋孔B/BVia的制作方法？

答：

可先制作通孔Thruvia，然后Setup->B/Bviadefinitions->DefineB/Bvia，如下图，完成后，再在ConstraintManager->Physical->alllayers->vias里添加B/BVia即可。

8.        在用RouterEditor做BGA自动扇出时，遇到提示无法找到xxx解决方法？

答：

路径里不能有中文或者空格。

9.        在制作封装时,如何修改封装引脚的PINNumber？

答：

Edit->Text，然后选中PINNumber修改即可。

10.    对于一些机械安装孔，为什么选了pin后，选中老是删除不了？

答：

因为这些MechanicalPin属于某个Symbol的，在Find里选中Symbols，再右键该机械孔，点UnplaceComponent即可。

11.    在OrCAD里用OffPageConnector为什么没起到电气连接的作用？

答：

先科普下：

1.off_pageconnector确实是用在不同页间比较合适，同一页中可以选择用连线，总线或者Placenetalias来连通管脚，没有见过在同一页中用off_pageconnector的。

2.off_pageconnector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它是输入还是输出。

电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。

原因分析：

OffPageConnector用于平坦式电路图中多页面原理图电气连接（这些原理图必须从属于同一个ParentSheetSymbol）。

如下图所示才算同一个Parentsheetsymbol。

12.    如何将两块电路板合成一块？

答：

先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing，同时原理图也合成一个原理图，完后创建网表Netlist，电路板B再导入该Netlist，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap->Component命令来交换元件网表信息而保持原来的布局不变。

13.    元件封装中的机械安装孔MechanicalSymbol？

答：

使用AllegroPCBDesignXL的Packagesymbol模板建立一个元件封装，对于有电气连接性的pin将其按照实际元件的引脚编号。

而对于机械安装孔的pin，将其pinnumber删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。

比如DB9、RJ45等接插件都具有两个（或者以上）的机械孔。

14.    MechanicalSymbol已经存在库中，但Place->Manually在MechanicalSymbols里见不到？

答：

在Placement里的AdvanceSettings选项卡中选中Library即可。

15.    ORCAD画原理图时，offpageconnector后加上页码的方法？

答：

用ORCAD画原理图，很多ORCAD的SCH中，大多在offpageconnector加上一个页码。

方法很简单：

Tools->annotate->action->addintersheetreference即可。

16.    布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。

比如，L1—L2，L1--L3，L1--L8（8层板）都可以显示，但是L2——L7，L3--L6都无法显示？

答：

在pad制作时需要把microvia点上即可。

17.    AllegroRegion区域规则设置？

答：

setup-constraints-constraintmanager或者快捷菜单中带cm标记的，Cmgr图标启动constraintsmanager图表窗体，在窗体中选择object-->create-->region，此后就在表中设置一下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。

最后设置完了点击OK，此后在allegropcb的菜单中shape下有利用Rectangular建立一个矩形，然后在option中的activeclass选择ConstraintRegion，subclass选择all.assgintoregion选择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作一遍以上的规则建立过程。

18.    与某个Symbol的引脚相连的Clins和Vias删除不了？

答：

可能该Symbol为fix，Unfix该Symbol即可。

19.    Allegro使用Fanoutbypick功能时老是扇不出，而且停到一半卡死？

答：

可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才行。

20.    将某个网络设置成电源网络，并设置其电压、线宽等属性？

答：

选中该Net，然后Edit->Properties，按下图修改其属性即可。

或者也可以依次点击Tools->SetupAdvisor->Next->Next->IdentifyDCNets->填入网络的Voltage即可。

21.    为什么器件bound相互重叠了，也不显示DRC错误呢？

是不是哪里设置要打开以下？

3u#n/O$F1d3@#l.|答：

有两种，一个是pin到pin的距离约束，主要是防止短路，需要在constrain中设置smdpin到smdpin的距离，然后在setup——constrain——modes中的spacingmodes中勾选smdpintosmdpin。

另外一个是检查两个器件是否重叠，需要用到placeboundtop/bottom，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的placebound层相互重叠就会报警，同样需要打开检查开关，在setup——constrain——modes中的designmodes（package）中勾选packagetopackage为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击updatedrc才监测报警，off是不监测，违反规则不报警）。

当然，Color/Visibility中Stack-UP中相应层中的DRC显示也要开启。

22.    拖动时为什么不显示鼠线？

移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？

答：

Move时要选中RipupEtch。

选中RipupEtch时将去掉跟该Symbol引脚相连的Clines，同时显示Rats，选中StretchEtch时用Clines代替Rats，而什么都不选时则保留Clines同时显示Rats。

所以移动铺铜或元件为保留原来的过孔和线，则不能选中RipupEtch。

另外：

定制Allegro环境

 Find（选取）

     DesignObjectFindFilter选项：

       Groups（将1个或多个元件设定为同一组群）

       Comps（带有元件序号的Allegro元件）

       Symbols（所有电路板中的Allegro元件）

       Functions（一组元件中的一个元件）

       Nets（一条导线）

       Pins（元件的管脚） 

       Vias（过孔或贯穿孔）

       Clines（具有电气特性的线段：

导线到导线；导线到过孔；过孔到过孔）

       Lines（具有电气特性的线段：

如元件外框）

       Shapes（任意多边形）

       Voids（任意多边形的挖空部分）

       ClineSegs（在clines中一条没有拐弯的导线）

       OtherSegs（在line中一条没有拐弯的导线）

       Figures（图形符号）

       DRCerrors（违反设计规则的位置及相关信息）

       Text（文字）

       Ratsnets（飞线）

       RatTs（T型飞线）

   文件类型：

     .brd（普通的电路板文件）

     .dra（Symbols或Pad的可编辑保存文件）

     .pad（Padstack文件，在做symbol时可以直接调用）

     .psm（Library文件，保存一般元件）

     .osm（Library文件，保存由图框及图文件说明组成的元件）

     .bsm（Library文件，保存由板外框及螺丝孔组成的元件）   

     .fsm（Library文件，保存特殊图形元件，仅用于建立Padstack的ThermalRelief）

     .ssm（Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack）

     .mdd（Library文件，保存moduledefinition）

     .tap（输出的包含NCdrill数据的文件）

     .scr（Script和macro文件）

     .art（输出底片文件）

     .log（输出的一些临时信息文件）

     .color（view层面切换文件）

     .jrl（记录操作Allegro的事件的文件）

   设定DrawingSize（setup\Drawingsize....）

   设定DrawingOptions（setup\Drawingoption....）

     status:

on-lineDRC（随时执行DRC）

       Defaultsymbolheight   

     Display：

       EnhancedDisplayMode:

         Displaydrillholes:

显示钻孔的实际大小

         Filledpads：

将via和pin由中空改为填满

         Clineendcaps：

导线拐弯处的平滑

         Thermalpads：

显示NegativeLayer的pin/via的散热十字孔

   设定TextSize（setup\TextSize....） 

   设定格子（setup\grids...）

     Gridson:

显示格子

     Non-Etch:

非走线层

     AllEtch:

走线层 

     Top：

顶层

     Bottom：

底层

   设定Subclasses选项（setup\subclasses...）

     添加\删除Layer

       NewSubclass..

   设定B/Bvia（setup\Vias\DefineB/Bvia...）     

     Ripupetch：

移动时显示飞线

     Stretchetch：

移动时不显示飞线

信号线的基本操作：

   更改信号线的宽度（Edit\Change\Find\Clines）option\linewidth   

   删除信号线（Edit\Delete）

   改变信号线的拐角（Edit\Vertex）

   删除信号线的拐角（Edit\DeleteVertex）

23.    如何修改某个Shape或Polygon的网络属性以及边界？

答：

Shape->SelectShapeorvoid->单击选中该Shape->在右边Option栏Assignnetname中将DummyNet修改成自己想要的网络，当鼠标光标停留在边界时可以拖动光标修改边界。

24.    如何只删除某一层里的东西?

答:

很简单，Display->Color/Visibility->单独显示要想删除的那一层，OK后删除即可。

25.    如何替换某个过孔？

如何不在布线状态下快速添加过孔？

答：

Tools->PadStack->Replace，然后必须选上Singleviareplacemode，最后选上要想替换的过孔即可；利用copy来快速添加大量过孔即可。

26.    如何在allegro中取消Thermalrelief花焊盘（十字焊盘）

答:

setup->designparameter->shape->editglobaldynamicshapeparameters->Thermalreliefconnects->Thrupins,Smdpins->fullcontact

27.    在等长走线时，如何更改target目标线？

答：

绕等长有两种：

一种是设在一定范围内绕没有基准，就是说在一组BUS里必须绕到这个范围内才会变绿，这个我一般不用，因为BUS里少绕一根不到这个范围就不会变绿。

另一种就是设在一定范围内有基准的，也许就是你表达的这种，ElectricalConstraintSet--＞Net--＞Routing--＞RelativePropagation--＞relativeDelay--＞Delta:

Tolerance下你想设做基准的Net,点鼠标右键，在下拉菜单选择setastarget。

28.    如何分割电源层？

答：

使用AntiEtch来分割平面

使用Add->line命令，并且设置ActiveClass为AntiEtch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建