数字电路的EWB仿真举例.docx
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数字电路的EWB仿真举例
8、数字电路的EWB仿真举例
8.1组合逻辑电路分析
图8.1—1被测试的组合逻辑电路
按图8.1—1所示，创建一组合逻辑电路，输入变量A、B、C分别由三只开关[D]、
[E]、[F]控制接入电平的高、低。
输出端L由指示灯的亮、灭表示高、低电平。
将测试
结果输入到逻辑转换仪真值表区（见图8.1—2），选择真值表简化表达式转换方式，得
到简化逻辑表达式（LABC）如图8.1—2逻辑转换仪逻辑表达式栏所示，选择
表达式逻辑电路转换方式可得到如图8.1—3（a）所示的逻辑电路,若选择表达式与非
逻辑电路转换方式则可得到如图8.1—3（b）所示全部由与非门组成的逻辑电路。
图8.1—2被测试电路的真值表与简化逻辑表达表达式
图8.1—3被测组合逻辑电路两种形式的简化电路
要获取给定组合逻辑电路的真值表，除了可以用上述直接测试的方法以外，还可以将创建好的逻辑电路输入端连接至逻辑转换仪的输入端，将电路的输出端连接至逻辑转换仪的输出端，如图8.1—4所示。
然后选择电路真值表转换方式直接获取真值表,再选择真值表→简化逻辑表达式转换方式，获得简化的逻辑表达式，最后根据需要选择表达式→逻辑电路，或者表达式→与非逻辑电路获得简化的逻辑电路。
图8.1—4利用逻辑转换仪获取给定电路的真值表
8.2组合逻辑电路设计
一般组合逻辑电路设计过程可归纳为：
分析给定问题列出真值表，由真值表求得简化的逻辑表达式，再根据表达式画出逻辑电路。
这一过程可借助逻辑转换仪完成。
例．试设计一个路灯控制逻辑电路，要求在四个不同的地方都能独立的控制路灯的亮灭。
解：
设该逻辑电路四个输入变量为A、B、C、D，分别由[E]、[F]、[G]、[H]四个开关控制，接入高电平（+5V）作为逻辑“1”，接入低电平（“地”）作为逻辑“0”。
逻辑电路输出端L接一指示灯模拟所控制的路灯，输出高电平（逻辑“1”）时指示灯亮，输
出低电平（逻辑“0”）时指示灯灭。
1.打开逻辑转换仪面板，在真值表区点击A、B、C、D四个逻辑变量建立一个四变
量真值表，根据逻辑控制要求在真值表区输出变量列中填入相应逻辑值（见图8.2—1）。
2．点击逻辑转换仪面板上“真值表简化逻辑表达式”按钮，求得简化的逻辑表达
式如图8.2—1逻辑转换仪面板底部逻辑表达式栏所示。
图8.2—1真值表与简化逻辑表达式
3．点击逻辑转换仪面板上“表达式电路”按钮，获得逻辑电路如图8.2—2（虚线
以下部分）所示。
图8.2—2四开关路灯控制逻辑电路
4．逻辑功能测试：
在通过逻辑转换仪获得的逻辑电路四个输入端接入四个开关，用
来选择“+5V”或“地”，输出端L接指示灯，如图8.2—2虚线以上部分所示。
按图8.2—1中真值表的状态选择不同的开关状态组合，观察指示灯的亮灭可对真值表的状态逐一验证。
说明：
按照以上设计思路，读者可自行设计多数人表决电路、奇校验电路、偶校验电路等典型组合逻辑电路，上述逻辑电路实际上也可视为一四位奇校验电路。
8.3组合逻辑部件功能测试
通过对逻辑部件的功能测试，有助于加深对该部件逻辑功能的理解，为熟练应用该部件打下基础，同时进一步熟悉有关测试仪器的使用方法。
例1.全加器逻辑功能测试：
1.打开EWB的主界面，从数字器件库中调出全加器，再从仪器库中调出逻辑转换仪，将全加器的输入端A、B、CI分别与逻辑转换仪输入端A、B、C相连，将全加器的输出端与CO通过选择开关S与逻辑转换仪输出端相连。
2.点击（选中）全加器，再点击帮助按钮（），得到图8.3—2所示全加器的功能表。
3.通过选择开关S将全加和（）端连至逻辑转换仪输出端，双击逻辑转换仪图标，展开逻辑转换仪面板，单击逻辑电路真值表按钮可获得图8.3—3所示全加和真值表，单击真值表简化表达式按钮可获得简化的逻辑表达式（如图8.3—3逻辑转换仪表达式栏所示）。
4.通过选择开关S将全加器进位输出端CO与逻辑转换仪输出端相连，展开逻辑转换仪面板，单击逻辑电路真值表按钮可获得图8.3—4所示全加进位真值表，单击真值表简化表达式按钮可获得简化的逻辑表达式（如图8.3—4逻辑转换仪表达式栏所示）。
图8.3—1全加器测试电路
5
图8.3—2全加器电路功能表
图8.3—3全加和真值表与逻辑表达式
图8.3—4全加器进位真值表及逻辑表达式
5．将测试所得真值表与图8.3—2所示真值表进行对比，检验测试结果。
例2.多路数据选择器功能测试：
1.在EWB主界面中打开数字器件库，选择八选一数据选择器74151，其功能表如
图8.3—5所示，逻辑符号参见图8.3—6。
功能表中C、B、A为通道地址选择。
G为使能端，低电平有效。
Y为数据输出端，W为反相数据输出端。
图8.3—5多路数据选择器74151功能表
2．由仪器库中调出字信号发生器和逻辑分析仪，将数据选择器的八个输入通道（DOD7）分别与字信号发生器的八个输出端和逻辑分析仪的八个输入端相连。
将数据选择器的数据输出端（Y）和反相数据输出端（W）分别连到逻辑分析仪的两个输入端。
将通道地址输入端（C、B、A）分别通过三个开关（[C]、[B]、[A]）选择高、低电平，实现通道地址编码。
测试电路连接如图8.3—6所示。
图8.3—6多路数据选择器测试电路
3.设置字信号发生器。
展开字信号发生器面板，在字信号编辑区内写入两位不同的十六进制数，图8.3—7中分别按递增和递减方式排列了两位十六进制数。
选择字信号发生器的工作频率为1kHz。
4.多路数据选择器功能测试。
通过改变开关［C］、［B］、［A］的连接方式，选择多路数
据选择器的一路输入通道（图8.3—6中选择了DO通道）。
展开逻辑分析仪面板，按下启动开关，逻辑分析仪面板上将展现出多路数据选择器的工作波形。
按下暂停按钮，可仔细观察各路波形之间的逻辑关系。
可连续改变通道地址观察输出与输入通道之间的选择关系。
在图8.3—6的连接方式和图8.3—7的字信号设置情况下观察到的工作波形如图8.3—8所示。
图8.3—7字信号发生器的设置
图8.3—8多路数据选择器工作波形
8.4递增集成计数器的应用
在EWB主界面下打开数字器件库，选择集成计数器74160，其功能表如图8.4—1
所示。
电路符号见图8.4—3所示。
图8.4—1集成递增计数器74160功能表
1.74160基本功能测试。
74160为一具有清零与置数功能的十进制递增计数器，由显示器件库中选择带译码器的七段显示数码管（使用说明见图8.4—2）与计数器输出端相连，在信号源库中选择方波电压（频率1KHz，占空比50%，幅值5V）作为计数器的时钟脉冲源，将脉冲源及计数器输出端连接至逻辑分析仪输入端便于观察波形，所连电路如图8.4—3所示。
在EWB主界面内建立图8.4—3所示电路后，可按功能表要求，在清零（CLR/）与
置数端（LOAD/）分别接入相应电平可测试清零与置数功能。
闭合仿真电源开关，双击逻辑分析仪图标，可观测到的计数器工作波形如图8.4—4所示。
由上到下依次为时钟脉
冲（CLK）、QA、QB、QC、QD和进位控制脉冲（RCO）波形。
两个读数指针之间为一个计数周期的工作波形。
图8.4—2带译码器的七段显示数码管功能说明
图8.4—374160组成的十进制递增计数器
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图8.4—4
集成计数器74160工作波形图
2.用“反馈清零”法组成任意进制递增计数器
在实际工作中，经常需要组成非十进制（N进制）递增计数器，欲组成N进制递增计数器，只要将计数器第N状态中输出为“1”的Q端，经与非门“与非”后控制清零端（CLR/）即可（因为计数器74160清零端低电平有效）。
例如：
我们将74160输出端QA和QD通过与非门控制计数器的清零端，即可将十进制递增计数器74160改造成九进
制递增计数器，改造后的电路如图8.4—5所示，经逻辑分析仪观察到九进制递增计数器
工作波形如图8.4—6所示。
两读数指针之间是一个九进制计数周期工作波形。
图8.4—5集成计数器74160接成九进递增计数方式
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图8.4—674160组成的九进制递增计数器工作波形图显然，通过选择计数器不同输出端作为反馈端，利用一片74160可组成10以内任意进制递增计数器。
8.5集成可逆计数器的应用
在EWB主界面下打开数字器件库，选取十进制可逆集成计数器74190，其功能表如图8.5—1所示。
电路符号见图8.5—2。
1.74190功能测试
74190为一具有置数功能的十进制可逆计数器，由显示器件库中选择带译码器的七段显示数码管与计数器输出端相连，将脉冲源及计数器输出端连接至逻辑分析仪输入端便于观察波形，所连电路如图8.5—2所示。
通过敲击K键，控制开关S将减/加（D/U/）计数控制端接高电平或低电平，实现十进制递减或递增计数体制的转换。
按功能表要求，可对置数、递增、递减计数进行测试。
图8.3—2为十进制可逆计数
器递减计数工作方式，其工作波形如图8.5—3所示，由上到下依次为时钟脉冲（CLK）、
QA、QB、QC、QD和借位控制脉冲（RCO）波形。
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图8.5—1集成可逆计数器74190功能表
图8.5—274190十进制可逆计数器递减计数工作方式
13
图8。
5—374190接成十进制递减计数时工作波形图
敲击K键，使减/加（D/U/）控制端通过开关接地，使74190工作在十进制递增计
数工作状态。
通过逻辑分析仪显示的74190十进制递增计数器工作波形如图8.5—4所
示。
图8.5—374190接成十进制递增计数时工作波形图
2.集成计数器的级连集成计数器的级连可采用同步或异步两种方式，可根据借位或进位信号以及控制端的特征而定。
用两片74190采用同步级连方式构成的100进制递减计数器如图8.5—4所
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示。
两片74190（C1、C2）分别连接成十进制计数方式，因为个位计数器（C2）的借位
信号（RCO/）只在“0”状态时输出低电平（参见图8.5—3），将其连接到十位计数器（C1）的计数容许端（CTEN/，低电平有效），这样，只有在低位计数器输出的借位信号有效（低电平）时，才允许高位计数器计数，从而实现了同步级连。
因为集成计数器74190是在时钟脉冲上跳沿触发，因此，我们可以利用低位计数器的借位输出脉冲直接作高位计数器的触发脉冲，高低位计数器组成异步级连方式。
图8.5—5所示66进制递减计数器就
是采用异步级连方式。
图8.5—4采用同步级连方式的100进制递减计数器
3.用“反馈置数”方式组成零为无效状态的任意进制递减计数器
选用两片74190分别连接成十进制递减工作方式，将个位计数器的借位信号（RCO/）连接到十位计数器的脉冲输入端（CLK）组成异步计数方式。
将两片计数器（C1、C2）
的RCO/端通过或门控制两片计数器的置数控制端（LOAD/），将两片计数器的置数输入
端（D、C、B、A）根据进制要求作适当连接，该减法计数器在“00”状态出现的瞬间
完成置数（可在100以内任意选择）。
因此，利用两片74190可组成零状态为无效状态的100以内的任意进制递减计数器。
图8.5—5为一零为无效状态的66进制递减计数器。
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图8.5—574190组成的零无效的66进制递减计数器
4.用“反馈置数”方式组成零为有效状态的任意进制递减计数器
对十进制递减计数器而言，“0”状态之后，一定是状态“9”，我们可以利用QD和
QA相“与”后，完成任意进制置数。
即利用“9”状态出现的瞬间之特征（QD=QA=1），
借助置数控制端LOAD/和置数输入端A、B、C、D，将“9”置换为任意进制数“N”。
图8.5—5为一采用异步级连方式的零为有效状态的66进制递减计数器。
图8.5—574190组成的零有效的66进制递减计数器
图8.4—4是“利用反馈清零”法组成的零有效九进制递增计数器，利用“反馈置数”法同样也可以组成零为无效状态的任意进制递增计数器，对74190而言，令其工作在递增计数方式下，同样也可以利用“反馈置数”法组成零状态有效或无效的任意进制递增计数器，读者可自行分析，这里不再一一赘述。
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8.6555定时器的应用
1.555定时器及其组成的多谐振荡器
555定时器是一种将模拟功能与逻辑功能巧妙结合在一起的中规模集成电路，其功能灵活，使用范围广，只要外部配上2、3个阻容元件，就可以构成单稳、多谐或施密特电路。
该电路在定时、检测、控制、报警等方面得到广泛应用。
图8.6—1是利用555定时器构成的多谐振荡器，图8.6—2是多谐振荡器的工作电压波形。
图8.6—1555定时器构成的多谐振荡器
图8.6—2555定时器构成的多谐振荡器工作电压波形
在图8.6—2中通过示波器VB通道测得多谐振荡器输出方波电压（Vo）的周期
T=0.5ms×3=1.5ms。
理论计算：
T=0.7（R1+R2+R2）C1=0.7（10+100+100）×103×0.01×10-6s=1.47ms。
理论计算与实测值基本吻合。
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2.用555定时器组成波群发生器
在EWB主界面下打开混合集成电路库，选择两片555定时器并配以适当外围元件组成图8.6—3所示电路，电路中左右两片555电路分别构成两个振荡频率不同的多谐振荡器，因为左边振荡器的充放电时间常数远大于右边振荡器的充放电时间常数，因此左振荡器的振荡周期远大于右振荡器，将左振荡器输出连接到右振荡器的复位端，左振荡器输出高电平时，右振荡器产生高频振荡，输出低电平时停振，从而构成波群发生器。
波群发生器的工作波形如图8.6—4所示。
图8.6—3555定时器组成的波群发生器
图8.6—4555定时器组成的波群发生器工作波形
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3.555定时器组成报警电路
在EWB主界面下打开混合集成电路库，选择两片555定时器并配以适当外围元件组成图8.6—5所示电路，其基本结构与上述波群发生器类似，不同点是将左振荡器的输出接到右振荡器的控制电压输入端，利用左振荡器的高、低电平控制右振荡器产生两个不同频率的振荡，可推动扬声器产生报警音响效果。
报警电路中左右两振荡器输出电压波形如图8.6—6所示，Vo1为低频振荡，Vo2为高频、变频振荡。
图8.6—5555定时器组成的报警电路
图8.6—6报警器的工作波形
利用555定时器组成报警电路还有多种方案，例如：
可将左振荡器电容上的三角波
电压接至右振荡器的控制电压输入端，使右振荡器产生变频振荡，产生报警效果。
这里
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不再一一赘述，读者可自行设计分析。
8.7JK触发器及其应用
1.JK触发器功能测试
在数字器件库中取一低电平触发，低电平置位和复位的JK触发器搭成图8.7—1所示的测试电路。
闭合仿真电源开关，双击逻辑分析仪图标，展开逻辑分析仪面板，选择合适的时基，得图8.7—2所示的JK触发器工作电压波形图。
波形图直观的反映了Q端与时钟脉冲之间的2分频关系，Q/与Q端之间的非逻辑关系，以及时钟脉冲下跳沿与Q和Q/翻转的对应关系。
还可以单独接入高、低电平，观察置位和复位功能。
图8.7—1JK触发器功能测试电路
图8.7—2JK触发器工作波形
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2.利用JK触发器构成分频器
利用4个JK触发器按二进制同步计数器级连方式进行连接，得图8.7—3所示的十
六分频器（四位二进制同步递增计数器）。
将时钟脉冲（CLK）及四个触发器的Q端（Q0、Q1、Q2、Q3）自上而下，依次接入逻辑分析仪，得图8.7—4所示的工作（时序）波形，
显示出触发器输出端Q0～Q3与时钟脉冲之间分别为2、4、8、16分频关系。
图8.7—3JK触发器构成的十六分频器
图8.7—4JK触发器构成的十六分频器工作波形
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8.8D/A转换器
1.D/A转换电路原理分析
在EWB主界面下打开相应器件库，选择有关器件接成图8.8—1所示D/A转换器电路，该电路为R—2RT型D/A转换电路，开关D3、D2、D1、D0分别由关键字D、C、B、A、控制接“0”或接“1”。
无论开关接“0”（地）还是“1”（虚地），电阻网络各支路电流分配关系不变。
Vref为输入基准电压，因为由基准电压Vref端视入的等效电阻为R，因此输入电
流Iref=Vref/R，由此进一步分析不难获得输出电压与输入基准电压和各开关量之间的关系式为：
Vref3210
VOre4f（D323D222D121D020）
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显然:
当D3、D2、D1、D0=0001时，Vo=-Vref/16为D/A转换器的分辨率。
当D3、D2、D1、D0=1111时，Vo=-Vref15/16为D/A转换器的满度值。
以上所述，均可通过改变开关位置，观测电流表和电压表显示数值而得到验证。
图8.8—1D/A转换器原理电路测试
2．集成D/A转换电路测试
图8.8—2为一集成D/A转换器测试电路，其中：
D0～D7：
八位二进制数码输入，通过开关A～H选择输入高电平（+Vcc）或低电平
地）。
Vo：
电压输出端。
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Vref:
输入基准电压。
D/A转换器输出电压表达式：
Vo=Vref×D/256=10V×D/256
例：
图8.8—2中输入二进制码为：
其中：
D为输入二进制数码所对应的十进制数。
10011001，转换成十进制数为：
D=27+24+23+20=153。
因此：
Vo=10V×153/256=5.977V，与电路实测结果一致。
图8.8—2集成D/A转换器测试电路
8.9A/D转换器
图8.9—1为一A/D转换器测试电路,其中:
VIN:
模拟电压输入端.
D0～D7:
二进制数码输出端。
VREF+：
上基准电压输入端。
VREF-：
下基准电压输入端。
SOC：
数据转换启动端（高电平启动）。
OE：
三态输出控制端。
EOC：
转换周期结束指示端（输出正脉冲）。
在图8.9—1所示电路中：
基准电压Vref=5V。
输入模拟电压由电位器R提供，大小由R调节，由电压表指示。
输入模拟电压与输出数字量的关系式：
VIN=（输出数字量对应的十进制数）×Vref/256。
输出二进制数：
BIN=VIN×256/Vref。
输出二进制数由带译码器的7段LED显示数码管以两位十六进
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制数形式显示。
在图8.9—1所示电路中输出数字量理论计算值：
BIN=2V×256/5V=102.4（十进制数）。
数码管显示实际值:
01100110=26+25+22+21=102（十进制数）。
两者基本相符。
图8.9—1集成A/D转换器测试电路
8.10锁相环
锁相环是数字频率合成的核心部件，锁相式频率合成器能给出长期和短期稳定度都比较高的输出频率信号，信道数目多，体积小。
利用分频技术可以产生小于或等于基准频率的各种参考频率信号，通用计数器可以作为分频器，若在前面加上高速前级脉冲计数器则整个电路作为高速分频器使用，分频系数N越大，分频后的噪声越小。
锁相环一般由环路滤波器、压控振荡器、数字分频器和鉴相器构成。
其主要参数包括：
鉴相器转换增益、压控振荡器（VCO）转换增益、压控振荡器自由振荡频率和输出电压幅值等。
图8.10—1是一个锁相环简单测试电路，敲击A键使开关S分别为环路滤波器输入端（fI）选择10V和5V两档输入电压，用示波器的VA通道监视压控振荡器输出电压（VO），VB通道监视环路滤波器输出电压（fO）。
图8.10—2显示了环路滤波器输入为10V直流电压时锁相环输出情况。
此时，环路滤波器输出10V直流电压，压控振荡器输出正弦电压频率：
f=1/0.1s=10Hz。
图8.10—3显示了环路滤波器输入为5V直流电压时锁相环输出情况。
此时，环路滤波器输出5V直流电压，压控振荡器输出正弦电压频率：
f=1/0.2s=5Hz。
若在环路滤波器输入端施加连续变化的模拟电压，则压控振荡器将输出连续变频电压，读者可自行设计相关测试电路。
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图8.10—1锁相环测试电路
图8.10—2控制电压为10V时锁相环输出电压波形
图8.10—3控制电压为5V时锁相环输出电压波形
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