半导体集成电路的可靠性设计样本.docx
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半导体集成电路的可靠性设计样本
6.2半导体集成电路可靠性设计
军用半导体集成电路可靠性设计是在产品研制全过程中，以防止为主、加强系统管理思想为指引，从线路设计、版图设计、工艺设计、封装构造设计、评价实验设计、原材料选用、软件设计等方面，采用各种有效办法，力求消除或控制半导体集成电路在规定条件下和规定期间内也许浮现各种失效模式，从而在性能、费用、时间（研制、生产周期）因素综合平衡基本上，实现半导体集成电路产品规定可靠性指标。
依照内建可靠性指引思想，为保证产品可靠性，应以防止为主，针对产品在研制、生产制造、成品出厂、运送、贮存与使用全过程中也许浮现各种失效模式及其失效机理，采用有效办法加以消除控制。
因而，半导体集成电路可靠性设计必要把要控制失效模式转化成明确、定量化指标。
在综合平衡可靠性、性能、费用和时间等因素基本上，通过采用相应有效可靠性设计技术使产品在全寿命周期内达到规定可靠性规定。
6.2.1概述
1.可靠性设计应遵循基本原则
（1）必要将产品可靠性规定转化成明确、定量化可靠性指标。
（2）必要将可靠性设计贯穿于产品设计各个方面和全过程。
（3）从国情出发尽量地采用当今国内外成熟新技术、新构造、新工艺。
（4）设计所选用线路、版图、封装构造，应在满足预定可靠性指标状况下尽量简化，避免复杂构造带来可靠性问题。
（5）可靠性设计实行过程必要与可靠性管理紧密结合。
2.可靠性设计基本根据
（1）合同书、研制任务书或技术合同书。
（2）产品考核所遵从技术原则。
（3）产品在全寿命周期内将遇到应力条件（环境应力和工作应力）。
（4）产品失效模式分布，其中重要和核心失效模式及其机理分析。
（5）定量化可靠性设计指标。
（6）生产（研制）线生产条件、工艺能力、质量保证能力。
3.设计前准备工作
（1）将顾客对产品可靠性规定，在综合平衡可靠性、性能、费用和研制（生产）周期等因素基本上，转化为明确、定量化可靠性设计指标。
（2）对国内外相似产品进行调研，理解其生产研制水平、可靠性水平（涉及产品重要失效模式、失效机理、已采用技术办法、已达到质量级别和失效率等）以及该产品技术发展方向。
（3）对既有生产（研制）线生产水平、工艺能力、质量保证能力进行调研，可通过通用和特定评价电路，所遵从认证原则或记录工艺控制（SPC）技术，获得在线定量化数据。
4.可靠性设计程序
（1）分析、拟定可靠性设计指标，并对该指标必要性和科学性等进行论证。
（2）制定可靠性设计方案。
设计方案应涉及对国内外同类产品（相似产品）可靠性分析、可靠性目的与规定、基本材料选取、核心部件与核心技术分析、应控制重要失效模式以及应采用可靠性设计办法、可靠性设计成果预测和可靠性评价实验设计等。
（3）可靠性设计方案论证（可与产品总体方案论证同步进行）。
（4）设计方案实行与评估，重要涉及线路、版图、工艺、封装构造、评价电路等可靠性设计以及对设计成果评估。
（5）样品试制及可靠性评价实验。
（6）样品制造阶段可靠性设计评审。
（7）通过实验与失效分析来改进设计，并进行“设计－实验－分析－改进”循环，实现产品可靠性增长，直到达到预期可靠性指标。
（8）最后可靠性设计评审。
（9）设计定型。
设计定型时，不但产品性能应满足合同规定，可靠性指标与否满足合同规定也应作为设计定型必要条件。
6.2.2集成电路可靠性设计指标
1.稳定性设计指标
半导体集成电路通过贮存、使用一段时间后，在各种环境因素和工作应力作用下，某些电性能参数将逐渐发生变化。
如果这些参数值通过一定期间超过了所规定极限值即判为失效，此类失效普通称为参数漂移失效，如温漂、时漂等。
因而，在拟定稳定性设计指标时，必要明确规定半导体集成电路在规定条件下和规定期间内，其参数漂移变化率应不超过其规定值。
如某CMOS集成电路两项重要性能参数功耗电流IOD和输出电流IOL、IOH变化量规定值为：
在125℃环境下工作24小时，△IOD不大于500mA；
在125℃环境下工作24小时，IOL、IOH变化范畴为±20％。
2.极限性设计指标
半导体集成电路承受各种工作应力、环境应力极限能力是保证半导体集成电路可靠性重要条件。
半导体集成电路电性能参数和热性能参数均有极限值规定，如双极器件最高击穿电压、最大输出电流、最高工作频率、最高结温等。
极限性设计指标拟定应依照顾客提出工作环境规定。
除了遵循原则中必要考核项目之外，对影响产品可靠性性能核心极限参量也应制定出明确量值，以便在设计中采用办法加以保证。
3.可靠性定量指标
表征产品可靠性有产品寿命、失效率或质量级别。
若半导体集成电路产品失效规律符合指数分布时，寿命与失效率互为倒数关系。
普通半导体集成电路可靠性指标也可依照所遵循技术原则质量级别分为S级、B级、B1级。
4.应控制重要失效模式
半导体集成电路新品研制应依照电路详细规定和相似产品生产、使用数据，通过可靠性水平分析，找到也许浮现重要失效模式，在可靠性设计中有针对性地采用相应纠正办法，以达到控制或消除这些失效模式目。
普通半导体集成电路产品应控制重要失效模式有短路、开路、参数漂移、漏气等，其重要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、α辐射软误差效应、管壳及引出端锈蚀等。
6.2.3集成电路可靠性设计基本内容
1.线路可靠性设计
线路可靠性设计是在完毕功能设计同步，着重考虑所设计集成电路对环境适应性和功能稳定性。
半导体集成电路线路可靠性设计是依照电路也许存在重要失效模式，尽量在线路设计阶段对原功能设计集成电路网络进行修改、补充、完善，以提高其可靠性。
如半导体芯片自身对温度有一定敏感性，而晶体管在线路达到不同位置所受应力也各不相似，相应力敏感限度也有所不同。
因而，在进行可靠性设计时，必要对线路中元器件进行应力强度分析和敏捷度分析（普通可通过SPICE和关于模仿软件来完毕），有针对性地调节其中心值，并对其性能参数值容差范畴进行优化设计，以保证在规定工作环境条件下，半导体集成电路整体输出功能参数稳定在规定数值范畴，处在正常工作状态。
线路可靠性设计普通原则是：
（1）线路设计应在满足性能规定前提下尽量简化；
（2）尽量运用原则元器件，选用元器件种类尽量减少，使用元器件应留有一定余量，避免满负荷工作；
（3）在同样参数指标下，尽量减少电流密度和功耗，减少电热效应影响；
（4）对于也许浮现瞬态过电应力，应采用必要保护办法。
如在关于端口采用箝位二极管进行瞬态电压保护，采用串联限流电阻限制瞬态脉冲过电流值。
2.版图可靠性设计
版图可靠性设计是按照设计好版图构造由平面图转化成所有芯片工艺完毕后三维图像，依照工艺流程按照不同构造晶体管（双极型或MOS型等）也许浮现重要失效模式来审查版图构造合理性。
如电迁移失效与各部位电流密度关于，普通规定有极限值，应依照版图考察金属连线总长度，要通过多少爬坡，预测工艺误差范畴，计算出金属涂层最薄位置电流密度值以及浮现电迁移概率。
此外，依照工作频率在超高频状况下平行线之间影响以及对性能参数保证限度，考虑有无浮现纵向或横向寄生晶体管构成潜在通路也许性。
对于功率集成电路中发热量较大晶体管和单元，应尽量分散安排，并尽量远离对温度敏感电路单元。
3.工艺可靠性设计
为了使版图能精确无误地转移到半导体芯片上并实现其规定功能，工艺设计非常核心。
普通可通过工艺模仿软件（如SUPREM等）来预测出工艺流程完毕后实现功能状况，在工艺生产过程中可靠性设计重要应考虑：
（1）原工艺设计对工艺误差、工艺控制能力与否予以足够考虑（裕度设计），有无监测、监控办法（运用PCM测试图形）；
（2）各类原材料纯度保证限度；
（3）工艺环境干净度保证限度；
（4）特定保证工艺，如钝化工艺、钝化层保证，从材料、工艺到介质层质量（构造致密度、表面介面性质、与衬底介面应力等）保证。
4.封装构造可靠性设计
封装质量直接影响到半导体集成电路可靠性。
封装构造可靠性设计应着重考虑：
（1）键合可靠性，涉及键合连接线、键合焊点牢固限度，特别是通过高温老化后性能变脆对键合拉力影响；
（2）芯片在管壳底座上粘合强度，特别是工作温度升高后，对芯片剪切力有无影响。
此外，还应注意粘合剂润湿性，以控制粘合后孔隙率；
（3）管壳密封后气密性保证；
（4）封装气体质量与管壳内水汽含量，有无有害气体存在腔内；
（5）功率半导体集成电路管壳散热状况；
（6）管壳外管脚锈蚀及易焊性问题。
5.可靠性评价电路设计
为了验证可靠性设计效果或能尽快提取对工艺生产线、工艺能力有效工艺参数，必要通过相应微电子测试构造和测试技术来采集。
因此，评价电路设计也应是半导体集成电路可靠性设计重要内容。
普通有如下三种评价电路：
（1）工艺评价用电路设计
重要针对工艺过程中误差范畴测定，普通采用方块电阻、接触电阻构成微电子测试构造来测试线宽、膜厚、工艺误差等。
（2）可靠性参数提取用评估电路设计
针对双极性和CMOS电路重要失效模式与机理，借助某些单管、电阻、电容，尽量全面地研究出某些能评价其重要失效机理评估电路。
（3）宏单元评估电路设计
针对双极型和CMOS型电路重要失效模式与机理特点，设计某些能代表复杂电路中基本宏单元和核心单元电路微电子测试构造，以便通过工艺流程研究其失效规律性。
6.2.4可靠性设计技术
可靠性设计技术分类办法诸多，这里以半导体集成电路所受应力不同导致失效模式与机理为线索来分类，将半导体集成电路可靠性设计技术分为：
（1）耐电应力设计技术：
涉及抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；
（2）.耐环境应力设计技术：
涉及耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；
（3）稳定性设计技术：
涉及线路、版图和工艺方面稳定性设计。
在下面几节将对这些技术进行详细阐述。
6.2.5耐电应力设计技术
半导体集成电路所承受过高电应力来源是多方面，有来自于整机电源系统瞬时浪涌电流、外界静电和干扰电噪声，也有来自于自身电场增强。
此外，雷击或人为使用不当（如系统接地不良，在接通、切断电源瞬间会引起输入端和电源端电压逆转）也会产生过电应力。
过电流应力冲击会导致半导体集成电路电迁移失效、CMOS器件闩锁效应失效、功率集成电路中功率晶体管二次击穿失效和电热效应失效等；过电压应力则导致绝缘介质击穿和热载流子效应等。
1.抗电迁移设计
电迁移失效是在一定温度下，当半导体器件金属互连线上流过足够大电流密度时，被激发金属离子受电场作用形成离子流朝向阴极方向移动，同步在电场作用下电子通过对金属离子碰撞给离子动量形成朝着金属模阳极方向运动离子流。
在良好导体中，动量互换力比静电力占优势，导致了金属离子向阳极端净移动，最后在金属膜中留下金属离子局部堆积（引起短路）和空隙（引起开路）。
MOS和双极器件对这一失效模式都很敏感，但由于MOS器件属于高阻抗器件，电流密度不大，相对而言，电迁移失效对MOS器件影响比双极器件小。
在各种电迁移失效模型中引用较多为下式
MTF=AWPLqJ-nexp（
（6.1）
式中，MTF是平均失效时间，A、p、q均为常数，W是金属条线宽，L是金属条厚度，J是电流密度，n普通为2，Ea为激活能，k是玻尔兹曼常数，T是金属条绝对温度。
为防止电迁移失效，普通采用如下设计办法：
（1）在铝材料中加入少量铜（普通含2～4％重量比），或加入少量硅（含0.3%重量比），或在铝条上覆盖Al-Cu合金。
含铜铝膜电迁移寿命是纯铝膜40倍，但在高温下铜原子在电场作用下会迁移到PN结附近引起PN结劣化。
（2）在铝膜上覆盖完整钝化膜。
（3）减少互连线中电流密度。
对于互连线厚度不不大于0.8μm、宽度不不大于6μm电流密度设计容限普通规定如下：
有钝化层纯铝合金条，电流密度J≤5×105A/cm2；无钝化层纯铝或铝合金条，J≤2×105A/cm2；金膜，J≤6×105A/cm2；其他各种导电材料膜条，J≤2×105A/cm2。
对于VLSI中金属互连线电流密度设计容限规定应更加严格，应取J≤2×105A/cm2。
事实上，这一设计容限值是导体电流、温度和温度梯度函数。
（4）加强工艺控制精度，减少铝互连线工艺缺陷。
（5）金（Au）互连线系统有较好抗电迁移能力。
为了防止形成Au-Si低熔点共晶体，需在金－硅之间引入衬垫金属，如Pt-Ti-Pt-Au构造。
（6）可考虑用钼、钨、氮化钛氮化钨等高熔点金属代替铝作电极材料。
2.抗闩锁设计
CMOS集成电路具有n沟MOS和p沟MOS晶体管，不可避免地存在npnp寄生可控硅构造，在一定条件下，该构造一旦触发，电源到地之间便会流过较大电流，并在npnp寄生可控硅构造中同步形成正反馈过程，此时寄生可控硅构造处在导通状态。
只要电源不切断，虽然触发信号已经消失，业已形成导通电流也不会随之消失，此现象即为闩锁效应，简称闩锁（Latch-up）。
（1）CMOS半导体集成电路产生闩锁三项基本条件是：
·外加干扰噪声进入寄生可控硅，使某个寄生晶体管触发导通。
·满足寄生可控硅导通条件:
（6.2）
其中：
αn和αp分别为npn管和pnp管共基极电流增益；rcn和rcp分别为npn管和pnp管发射极串联电阻；RW和RS分别为npn管pnp管EB结并联电阻。
除了αn、αp与外加噪声引起初始导通电流关于外，所有以上各参数均由CMOS半导体集成电路版图和工艺条件决定。
·导通状态维持。
当外加噪声消失后，只有当电源供应电流不不大于寄生可控硅维持电流或电路工作电压不不大于维持电压时，导通状态才干维持，否则电路退出导通状态。
（2）抗闩锁设计原则
抗闩锁可靠性设计总原则是：
依照寄生可控硅导通条件，设法减少纵、横向寄生晶体管电流放大系数，减少阱和衬底寄生电阻，以提高导致闩锁触发电流阈值，破坏形成正反馈条件。
（3）版图抗闩锁设计
·尽量增长寄生晶体管基区宽度，以减少其β。
对于横向寄生晶体管，应增长沟道MOS管与P沟道MOS管间距；对纵向寄生晶体管，应增长阱深，尽量缩短寄生晶体管基极与发射极n+区与p+区距离，以减少寄生电阻。
尽量多开设电源孔和接地孔，以便增长周界；电源孔尽量设立在P沟道MOS管与P阱之间，接地孔开设在接近P沟道MOS管P阱内，尽量减少P阱面积，以减少寄生电流。
·采用阻断环构造，如图6.1所示。
·采用保护环构造，如图6.2所示。
·采用伪集电极构造，如图6.3所示。
图6.1CMOS电路防闩锁阻断环构造
图6.2CMOS电路防闩锁保护构造
图6.3体硅CMOS电路伪集电极构造及等效电路
（4）工艺抗闩锁设计
·采用掺金、本征吸杂、中子或电子辐照等办法，以减少寄生晶体管电流放大系数；
·在低阻n+衬底上生长n-外延层，再作p阱和n＋、p＋源接触，形成低阻衬底来减少衬底寄生电阻；
·用肖特基势垒代替扩散结制作MOS管源区和漏区。
由于肖特基势垒结发射效率比pn结低得多，可大大削弱闩锁效应；
·采用在绝缘衬底上生长硅外延层CMOS/SOI工艺技术。
3.防静电放电设计
静电放电（ESD）失效可以是热效应，也可以是电效应，这取决于半导体集成电路承受外界过电应力瞬间以及器件对地绝缘限度。
若器件某一引出端对地短路，则放电瞬间产生电流脉冲形成焦耳热，使器件局部金属互连线熔化或芯片浮现热斑，以致诱发二次击穿，这就属于热效应。
若器件与地不接触，没有直接电流通路，则静电源不是通过器件到地直接放电，而是将存贮电荷传到器件，放电瞬间体现为产生过电压导致介质击穿或表面击穿，这就属于静电效应。
防止半导体集成电路静电放电失效设计办法重要有：
（1）MOS器件防静电放电效应设计。
图6.4为场效应管静电保护电路,图6.5为二极管防静电保护电路。
（2）双极型器件防静电放电失效设计。
图6.6为双极型器件防静电保护电路。
（3）CMOS器件防静电放电失效设计。
图6.7是CMOS器件防静电保护电路。
以上防静电保护电路中选用元件普通规定具备高耐压、大功耗和小动态电阻，使之具备较强抗静电能力。
同步，还规定具备较快导通速度和小等效电容，以减少保护电路对电路性能影响。
图6.4MOS器件场效应管静电保护电路
图6.5MOS器件二极管防静电保护电路
（a）保护电路；（b）构造剖面图；（c）等效电路
图6.6双极型器件静电保护电路
（a）限流电阻；（b）钳位二极管
（a）（b）
图6.7CMOS器件防静电保护电路
（a）采用多晶硅电阻；（b）采用扩散电阻
4.防热载流子效应设计
防热载流子效应设计重要是采用削弱MOS场效应晶体管漏极附近电场强度构造，普通通过工艺来形成轻掺杂漏极（LDD）构造。
一方面对产品硅栅极进行掩膜形成n+区，再用化学气相淀积（CVD）技术把氧化膜淀积在整个芯片上，再运用各向异性刻蚀在多晶硅栅极侧面形成CVD氧化膜侧壁。
对这个侧壁进行掩膜，便形成高浓度区n+。
由于在LDD构造中n-、n+区是分别形成，便于各区选用最佳浓度。
这种工艺易于形成，重复性也好，是行之有效办法。
图6.8为LDD构造和普通构造电场强度比较。
图6.9和图6.10分别为改进LDD构造，即埋层LDD构造（BLDD）和双注入LDD构造（DI-LDD）。
图6.8LDD构造和普通构造电场强度比较
图6.9埋层LDD构造图6.10双注入LDD构造
6.2.6耐环境应力设计技术
1.耐热应力设计
（1）热应力引起半导体集成电路失效
热应力引起失效可以分为两种状况：
·由于高温而引起失效。
高温也许来自四周环境温度升高，也也许来自电流密度提高导致电热效应。
温度升高不但可以使器件电参数发生漂移变化，如双极器件反向漏电流
和电流增益上升,MOS器件跨导下降,甚至可以使器件内部物理化学变化加速劣化，缩短器件寿命或使器件烧毁，如加速铝电迁移、引起开路或短路失效等。
·温度激烈变化引起失效。
温度变化可以在具备不同热膨胀系数材料内形成不匹配应力，导致芯片与管脚间键合失效、管壳密封性失效和器件某些材料热疲劳劣化。
半导体集成电路集成度、功率密度不断提高和封装管壳不断减少，使热应力引起可靠性问题变得更加突出。
（2）反映半导体集成电路热性能重要参数
反映半导体集成电路热性能重要参数有两个，即器件最高容许结温Tjm和热阻RT。
它们用来表征半导体集成电路耐热极限和散热能力。
半导体集成电路工作所消耗功率会转换成热量，使电路结温上升。
当结温高于环境温度Ta时，热量靠温差形成扩散电流由芯片通过管壳向外散发，散发出热量随温差增大而增长，当结温上升到耗散功率能所有变成散发热量时，结温不再上升，这时电路处在动态热平衡状态。
平衡时结温大小取决于耗散功率和电路散热能力，耗散功率越大或电路散热能力越差，结温就高；热阻越大则表达散热能力越差。
（3）耐热应力设计办法
半导体集成电路热设计就是竭力防止器件浮现过热或温度交变诱生失效，重要涉及：
·管芯热设计。
重要通过版图合理布局使芯片表面温度尽量均匀分布，防止浮现局部过热点。
·封装键合热设计。
重要通过合理选取封装、键合和烧结材料，尽量减少材料之间热不匹配性，防止浮现过大热应力。
半导体集成电路惯用材料典型热特性值见表6.1。
·管壳热设计。
应着重考虑功率器件应具备足够大散热能力。
对于耗散功率较大集成电路，为了改进芯片与底座接触良好，多采用芯片背面金属化和选用绝缘性与导热性好氧化铍陶瓷，以增长散热能力。
采用不同原则外壳封装半导体集成电路热阻典型值见表6.2。
·为了使半导体集成电路能正常地、长期可靠地工作，必要规定一种最高容许结温Tjm。
综合各种因素，微电子器件最大容许结温为：
塑料封装硅器件普通为125～150℃，金属封装硅器件普通为150～175℃，锗器件普通为70～90℃。
表6.1微电子器件重要材料典型热特性值
分类
材料
热膨胀系数
（×10-6/℃）
弹性系数
（×104/mm2）
热导率
（cal/cm.s.℃）
芯片
Si
4.2
0.65～1.69
0.41
GaAs
0.13
介质膜
SiO2
0.6～0.9
～0.7
0.01～0.02
Si3N4
2.8～3.2
～3.2
0.03～0.05
互连线
Al
23.0
0.69
0.56
键合引线
Au
14.2
0.83
0.76
引线框架
Cu
17
1.1
0.94
柯阀合金
4.4
1.4
0.395
Mo
5.2
0.37
烧结
Au-Si共晶
10～13
0.71～0.77
0.68
银桨
30～100
0.02～0.04
（6～30）×10-4
塑料树脂
热硬化
18～70
0.15～0.16
～16×10-4
环氧树脂
表6.2采用不同原则管壳集成电路热阻典型值
器件引出端数
热阻RTj（℃/W）
扁平陶瓷
双列直插陶瓷
双列直插塑料
8
14
16
24
150
120
120
90
135
110
100
60
150
120
118
85
2.耐机械应力设计
半导体集成电路在运送和使用现场中将受到各种形式机械环境因素作用，其中最常用、影响最大是振动和冲击。
此外，离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电路施加不同限度机械应力。
（1）振动和冲击对半导体集成电路性能影响
·振动影响。
振动是周期性施加大小交替力。
依照力作用频率不同，振动可分为固定频率、周期变频和随机性振动等三种状况。
普通遇到振动是在一定范畴内随机振动，随机振动实际也许达到0～10000Hz，电子产品受振动影响频率范畴普通为20～Hz。
普通以为，低于20Hz或高于Hz频率是安全。
半导体集成电路在机械振动重复作用下，机械构件会产生疲劳损伤，使其构造松动，特别容易发生引线断裂、开焊、局部气密封接处浮现裂缝等，轻则引起参数变化，重则导致失效。
特别是，当半导体集成电路自身固有频率在设备振动频率谱范畴内时，会浮现共振现象。
共振将使半导体集成电路引线疲劳，使参数发生不可逆变化而失效。
此外，过大振幅也许使脆性材料断裂，热性材料变形，导致产品构造严重损坏。
·冲击影响。
冲击是对产品施加突发性力，其加速度很大，致使半导体集成电路在瞬间受到强烈机械冲击，可导致电路机械构造损坏，也可导致内引线键合点脱开或内引线折断而引起开路失效。
此外，还会使芯片产生裂纹或与管座脱离。
在各种环境条件下冲击加速度如表6.3所示。
表6.3各种环境条件下冲击加速度
环境条件
工作状态
加速度（g）
地面
汽车正常行驶中
火车刹车或连接
卡车碰撞
装甲车碰撞
5～7
30～45
50
200
舰载
正常航行
激烈战斗
鱼雷、炸弹、火箭等爆炸
导致冲击波
很小
数百g
1000～5000
（持续时间1ms如下）
机载
正常状况
非正常状况
导弹发射时关于部位
4～8
25～30
50～75
导弹发射和爆炸
导弹发射器分离时
炮弹爆炸中心半径内
炮弹发射时冲击加速度
200（持续1～2ms）
1000（持续0.1～0.2ms）
15000（临近引信处0）
（2）耐机械应力可靠性设计办法
·使半导体集成电路固有频率移出振源和设备振动频段。
普通设计是使固有频率达到设备机柜固有频率两倍以上。
半导体集成电路固有频率计算十分复杂，可以参照元器件计算公式来估算，也可以用模仿实验办法通过实验来测定。
对于双端元器件固有频率（fo）可按下式进行计算（卧式安装）
（6.4）
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