hold
16、时钟周期为T,触发器D1的建立时刻最大为T1max，最小为T1min。
组合逻辑电路最大延
迟为T2max,最小为T2min。
咨询，触发器D2的建立时刻T3和保持时刻应满足什么条件。
（华为
）
17、给出某个一样时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定
最大时钟的因素，同时给出表达式。
（威盛VIA2003.11.06上海笔试试题）
18、讲讲静态、动态时序模拟的优缺点。
（威盛VIA2003.11.06上海笔试试题）
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
（威盛VIA2003.11.06
上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，咨询关键路径是什么，还咨询给出输入，
使得输出依靠于关键路径。
（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区不，优
点），全加器等等。
（未知）
22、卡诺图写出逻辑表达使。
（威盛VIA2003.11.06上海笔试试题）
23、化简F（A,B,C,D）=m（1,3,4,5,10,11,12,13,14,15）的和。
（威盛）
24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-
wellprocess.Plotitstransfercurve（Vout-Vin）Andalsoexplaintheoperation
regionofPMOSandNMOSforeachsegmentofthetransfercurve?
（威盛笔试题c
ircuitdesign-beijing-03.11.09）
25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefineth
erationofchannelwidthofPMOSandNMOSandexplain?
26、什么缘故一个标准的倒相器中P管的宽长比要比N管的宽长比大？
（仕兰微电子）
27、用mos管搭出一个二输入与非门。
（扬智电子笔试）
28、pleasedrawthetransistorlevelschematicofacmos2ｉｎｐｕｔANDgateand
explainwhichｉｎｐｕｔhasfasterresponseforoutputrisingedge.（lessdelaytim
e）。
（威盛笔试题circuitdesign-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistorlevel的电路。
（Infineon笔试
）
30、画出CMOS的图，画出tow-to-onemuxgate。
（威盛VIA2003.11.06上海笔试试题）
31、用一个二选一mux和一个inv实现异或。
（飞利浦－大唐笔试）
32、画出Y=A*B+C的cmos电路图。
（科广试题）
33、用逻辑们和cmos电路实现ab+cd。
（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。
（仕兰微电子）
35、利用4选1实现F（x,y,z）=xz+yz’。
（未知）
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上确实是化简）
。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，按照输入波形画出各点波形。
（
Infineon笔试）
38、为了实现逻辑（AXORB）OR（CANDD），请选用以下逻辑中的一种，并讲明什么缘故
？
1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：
NAND（未知）
39、用与非门等设计全加法器。
（华为）
40、给出两个门电路让你分析异同。
（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也确实是如果A,B,C,D,E中1的个数比0
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage.（未知）
57、用D触发器做个4进制的计数。
（华为）
58、实现N位JohnsonCounter,N=5。
（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？
（仕兰微
电子）
60、数字电路设计因此必咨询Verilog/VHDL，如设计计数器。
（未知）
61、BLOCKINGNONBLOCKING赋值的区不。
（南山之桥）
62、写异步D触发器的verilogmodule。
（扬智电子笔试）
moduledff8（clk,reset,d,q）;
ｉｎｐｕｔclk;
ｉｎｐｕｔreset;
ｉｎｐｕｔ[7:
0]d;
output[7:
0]q;
reg[7:
0]q;
always@（posedgeclkorposedgereset）
if（reset）
q<=0;
else
q<=d;
endmodule
63、用D触发器实现2倍分频的Verilog描述？
（汉王笔试）
moduledivide2（clk,clk_o,reset）;
ｉｎｐｕｔclk,reset;
outputclk_o;
wirein;
regout;
always@（posedgeclkorposedgereset）
if（reset）
out<=0;
else
out<=in;
assignin=~out;
assignclk_o=out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请咨询：
a）你所明白的可编程逻辑器件
有哪些？
b）试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
（汉王笔试）
PAL，PLD，CPLD，FPGA。
moduledff8（clk,reset,d,q）;
ｉｎｐｕｔclk;
ｉｎｐｕｔreset;
ｉｎｐｕｔd;
outputq;
regq;
always@（posedgeclkorposedgereset）
if（reset）
q<=0;
else
q<=d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。
（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。
（未知）
67、用VERILOG或VHDL写一段代码，实现排除一个glitch。
（未知）
68、一个状态机的题目用verilog实现（只是那个状态机画的实在比较差，专门容易误解的）
。
（威盛VIA2003.11.06上海笔试试题）
69、描述一个交通信号灯的设计。
（仕兰微电子）
70、画状态机，同意1，2，5分钞票的卖报机，每份报纸5分钞票。
（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钞票数。
（
1）画出fsm（有限状态机）；
（2）用verilog编程，语法要符合fpga设计的要求。
（未知
）
72、设计一个自动饮料售卖机，饮料10分钞票，硬币有5分和10分两种，并考虑找零：
（1）
画出fsm（有限状态机）；
（2）用verilog编程，语法要符合fpga设计的要求；（3）设计
工程中可使用的工具及设计大致过程。
（未知）
73、画出能够检测10010串的状态图,并verilog实现之。
（威盛）
74、用FSM实现101101的序列检测模块。
（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a：
00011001
10110100100110
b：
0000000000100100000000
请画出statemachine；请用RTL描述其statemachine。
（未知）
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。
（飞利浦－大唐
笔试）
76、用verilog/vhdl写一个fifo操纵器（包括空，满，半满信号）。
（飞利浦－大唐笔试）
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：
y=lnx，其中，x
为4位二进制整数输入信号。
y为二进制小数输出，要求保留两位小数。
电源电压为3~5v假
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。
（仕兰微
9、Asic的designflow。
（威盛VIA2003.11.06上海笔试试题）
10、写出asic前期设计的流程和相应的工具。
（威盛）
11、集成电路前段设计流程，写出有关的工具。
（扬智电子笔试）
先介绍下IC开发流程：
1.）代码输入（designｉｎｐｕｔ）
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：
SUMMITVISUALHDL
MENTORRENIOR
图形输入:
composer（cadence）;
viewlogic（viewdraw）
2.）电路仿真（circuitsimulation）
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog：
CADENCEVerolig-XL
SYNOPSYSVCS
MENTORModle-sim
VHDL:
CADENCENC-vhdl
SYNOPSYSVSS
MENTORModle-sim
模拟电路仿真工具：
***ANTIHSpicepspice，spectremicromicrowave:
eesoft:
hp
3.）逻辑综合（synthesistools）
逻辑综合工具能够将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真
中所没有考虑的门沿（gatesdelay）反标到生成的门级网表中,返回电路仿真时期进行再
仿真。
最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？
（仕兰微面试题目）
13、是否接触过自动布局布线？
请讲出一两种工具软件。
自动布局布线需要哪些差不多元素
？
（仕兰微面试题目）
14、描述你对集成电路工艺的认识。
（仕兰微面试题目）
15、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么？
（仕兰微面试题目
）
16、请描述一下国内的工艺现状。
（仕兰微面试题目）
17、半导体工艺中，掺杂有哪几种方式？
（仕兰微面试题目）
18、描述CMOS电路中闩锁效应产生的过程及最后的结果？
（仕兰微面试题目）
19、讲明latch-up现象和Antennaeffect和其预防措施.（未知）
20、什么叫Latchup?
（科广试题）
21、什么叫窄沟效应?
（科广试题）
22、什么是NMOS、PMOS、CMOS？
什么是增强型、耗尽型？
什么是PNP、NPN？
他们有什么差
7、sketch连续正弦信号和连续矩形波（都有图）的傅立叶变换。
（Infineon笔试试题）
8、拉氏变换和傅立叶变换的表达式及联系。
（新太硬件面题）
____________________________________________________________
DSP、嵌入式、软件等
1、请用方框图描述一个你熟悉的有用数字信号处理系统，并做简要的分析；如果没有，也
能够自己设计一个简单的数字信号处理系统，并描述其功能及用途。
（仕兰微面试题目）
2、数字滤波器的分类和结构特点。
（仕兰微面试题目）
3、IIR，FIR滤波器的异同。
（新太硬件面题）
4、拉氏变换与Z变换公式等类似东西，随便翻翻书把如.h（n）=-a*h（n-1）+b*δ（n）a.求h（
n）的z变换；b.咨询该系统是否为稳固系统；c.写出FIR数字滤波器的差分方程；（未知）
1.一样情形下，面试官要紧按照你的简历提咨询，因此一定要对自己负责，把简历上的东西
搞明白；
2.个不聘请针对性专门强，就招目前他们确的方向的人，这种情形下，就要投其所好，尽
量介绍其所关怀的东西。
3.事实上技术面试并不难，然而由于专门多东西都忘掉了，才觉得有些难。
因此最好在面试前
把该看的书看看。
4.尽管讲技术面试是实力的较量与体现，然而不可否认，由于不用面试官/公司所专领域
及爱好不同，也有面试也有专门大的偶然性，需要平复对待。
不能因为被拒，就否认自己或
责骂公司。
5.面试时要takeiteasy，对越是自己钟情的公司越要如此
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