数字电路实验指导书.docx

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数字电路实验指导书

数字逻辑电路

实验指导书

南京师范大学计算机系

2017．10

数字逻辑电路实验

DigitalLogicCircuitsExperiments

一、实验目的要求：

数字逻辑电路实验是计算机科学与技术专业的基础实验，与数字逻辑电路理论课程同步开设（不单独设课），是理论教学的深化和补充，同时又具有较强的实践性，其目的是通过若干实验项目的学习，使学生掌握数字电子技术实验的基本方法和实验技能，培养独立分析问题和解决问题的能力。

二、实验主要内容：

教学内容分为基础型、综合型，设计型和研究型，教学计划分为多个层次，学生根据其专业特点和自己的能力选择实验，1～2人一组。

但每个学生必须选做基础型实验，综合型实验，基础型实验的目的主要是培养学生正确使用常用电子仪器，掌握数字电路的基本测试方法。

按实验课题要求，掌握设计和装接电路，科学地设计实验方法，合理地安排实验步骤的能力。

掌握运用理论知识及实践经验排除故障的能力。

综合型实验的目的就是培养学生初步掌握利用EDA软件的能力，并以可编程器件应用为目的，培养学生对新技术的应用能力。

初步具有撰写规范技术文件能力。

设计型实验的目的就是培养学生综合运用已经学过的电子技术基础课程和EDA软件进行电路仿真实验的能力，并设计出一些简单的综合型系统，同时在条件许可的情况下，可开设部分研究型实验，其目的是利用先进的EDA软件进行电路仿真，结合具体的题目，采用软、硬件结合

的方式，进行复杂的数字电子系统设计。

数字逻辑电路实验

实验1门电路逻辑功能测试

实验预习

1仔细阅读实验指导书，了解实验内容和步骤。

2复习门电路的工作原理及相应逻辑表达式。

3熟悉所用集成电路的引线位置及各引线用途。

4熟悉TTL门电路逻辑功能的测试。

5了解数字逻辑综合实验装置的有关功能和使用方法。

实验目的

1熟悉数字逻辑实验装置的有关功能和使用方法。

2熟悉双踪示波器的有关功能和使用方法。

3掌握门电路的逻辑功能，熟悉其外形和外引线排列。

4学习门电路的测试方法。

实验仪器

1综合实验装置一套

2数字万用表一块

3双踪示波器一台

4器件

74LS00二输入端四与非门2片

74LS20四输入端双与非门1片

74LS86两输入端四异或门1片

74LS04六反相器1片

实验原理说明

数字电路主要研究电路的输出与输入之间的逻辑关系，这种逻辑关系是由门电路的组合来实现的。

门电路是数字电路的基本单元电路。

门电路的输出有三种类型：

图腾柱输出（一般TTL门电路）、集电极开路（OC门）输出和三态（3S）输出。

它们的类型、逻辑式、逻辑符号与参考型号见表1-0。

门电路的输入与输出量均为1和0两种逻辑状态。

我们在实验中可以用乒乓开关的两种位置表示输入1和0两种状态，当输入端为高电平时，相应的输入端处于1位置，当输入端为低电平时，相应的输入端处于0位置。

我们也可以用发光二极管的两种状态表示输出1和0两种状态，当输出端为高电平时，相应的发光二极管亮，当输出端为低电平时，相应的发光二极管不亮。

我们还可以用数字万用表直接测量输出端的电压值，当电压值为3.6V左右时为高电平，表示1状态；当电压值为0.3V以下时为低电平，表示0状态。

在实验中，我们可以通过测试门电路输入与输出的逻辑关系，分析和验证门电路的逻辑功能。

我们实验中的集成电路芯片主要以TTL集成电路为主。

表1-0门电路的逻辑功能

类型

逻辑式

逻辑符号

参考型号

与门

Y=A·B

74087409（OC）

74117415（OC）

7421

或门

Y=A+B

7432

缓冲器

无放大作用

Y=A

4050

有放大作用

4017（OC）

非门（反相器）

无放大作用

Y=

7404

7405（OC）

有放大作用

7406（OC）

与非门

Y=

74007403（OC）

74107412（OC）

74207422（OC）

或非门

Y=

7402

7427（OC）

与或非门

Y=

7451

异或门

Y=A⊕B

=A

+

B

7486

OC门

以与非门为例

Y=

7403（OC）

三态门

（3S门）

EN=1时，Y=A

EN=0时，Y=高阻态

74126

=1时，Y=A

=0时，Y=高阻态

74125

传输门

C=1，TG通

C=0，TG断

TTL门电路是集成逻辑电路的一种，是晶体管——晶体管逻辑门电路的简称。

它具有参数稳定，工作可靠，开关速度高等优点。

实验中的集成电路芯片主要以TTL集成电路为主。

1基本门电路有与门、或门和非门。

与门的逻辑功能是：

有0出0，全1出1。

其逻辑表达式为Y=AB。

常见的与门有：

74LS08（四2输入与门）、74LS09（四2输入与门——OC门）、74LS11（三3输入与门）、74LS15（三3输入与门——OC门）、74LS21（双4输入与门）。

或门的逻辑功能是：

有1出1，全0出0。

其逻辑表达式为Y=A+B。

常见的或门有：

74LS32（四2输入或门）。

非门的逻辑功能是：

入1出0，入0出1。

其逻辑表达式为Y=

。

常见的非门有：

74LS04（六反相器）、74LS05（六反相器——OC门）。

2与非门是由与门和非门有机组合而成的，它的逻辑功能是有0出1，全1出0。

其逻辑表达式为Y=

。

常见的与非门有：

74LS00（四2输入与非门）、74LS03（四2输入与非门——OC门）、74LS10（三3输入与非门）、74LS12（三3输入与非门——OC门）、74LS20（双4输入与非门）、74LS22（双4输入与非门——OC门）、74LS30（8输入与非门）。

或非门是由或门和非门有机组合而成的，它的逻辑功能是有1出0，全0出1。

其逻辑表达式为Y=

。

常见的或非门有：

74LS02（四2输入或非门）、74LS27（三3输入或非门）。

3异或门的逻辑功能是：

两输入端相异得1，相同得0。

其逻辑表达式是Y=A

+

B=A⊕B。

常见的异或门有：

74LS86（四2输入异或门）。

同或门的逻辑功能是：

两输入端相同得1，相异得0。

其逻辑表达式是：

Y=AB+

=A⊙B。

4可以用一种逻辑门构成另一种逻辑门，例如，用与非门构成与门、或门等。

如图1-1所示。

图1-1用与非门构成或门逻辑图

5门电路可以作为控制门。

以图1-2所示的2输入与非门为例，用任一端A作为输入端，而另一端B为控制端。

若B=1，则门打开，可以进行信息的传递，即Y=

；若B=0，门关闭，信息不能通过，Y=1。

（a）逻辑图（b）波形图

图1-2控制门

实验内容及步骤

选择实验用的集成电路，将被测器件插入搭试板上的14芯插座中，并按下锁紧开关。

用导线将器件的14引脚与搭试板上的+5V电源相连，器件的第7引脚与搭试板上的GND相连，然后选择公共板上开关作为输入信号，发光二极管作为输出信号，按自己设计的实验接线图接好连线。

特别注意VCC及GND不能接错。

实验中改动接线须先断开电源，接好线后再通电实验。

1与非门和异或门逻辑功能的测试。

（1）74LS20双4输入与非门逻辑功能测试

（2）74LS86四2输入异或门逻辑功能测试

2根据电路图写出逻辑关系表达式。

（1）用74LS00按图1-3，1-4接线，将输入输出逻辑关系分别填入表1-1、表1-2中。

（2）写出下面图1-3，1-4两个电路逻辑表达式。

输入

输出

A

B

Y

0

0

0

1

1

0

1

1

表1-1

图1-3表1-2

输入

输出

A

B

Y

Z

0

0

0

1

1

0

1

1

图1-4

3利用与非门控制输出。

用一片74LS00按图1-5接线，S接任一电平开关，用示波器观察S对输出脉冲的控制作用。

图1-5

4用与非门组成其它门电路并测试验证。

（1）组成或非门

a.用一片2输入端四与非门组成或非门

Y=

=

=

b.画出电路图

c.测试并填表1-3

表1-3

输入

输出

A

B

Y

0

0

0

1

1

0

1

1

（2）组成异或门

a.将异或门表达式转化为与非门表达式

b.画出逻辑电路图

c.测试并填表1-4

表1-4

A

B

Y

0

0

0

1

1

0

1

1

5逻辑门传输延迟时间的测量。

用六反相器（非门）按图1-6接线，输入200KHz连续脉冲，用双踪示波器测量输入、输出相位差，计算每个门的平均传输延迟时间的

值。

图1-6

6用基本门电路组装一个译码电路：

将BCD8421码转换成格雷码。

实验记录

1按各步骤要求画逻辑图、填表，并分析其特点。

2画出实验中的电路图，分析其功能，写出其真值表和逻辑表达式。

3总结门电路的类型。

实验报告及思考

实验报告要求：

实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题（至少三个以上）。

1TTL门电路有一个输入端悬空，相当于该端输入什么信号？

2当与非门只用一个输入端，其它输入端悬空时，该元件具有什么功能？

3异或门又称可控的反相器，为什么？

4门电路不加电源和地，可以正常工作吗？

5怎样判断门电路逻辑功能是否正常？

6与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？

什么状态时禁止脉冲通过？

实验2组合逻辑电路分析与设计

实验预习

1仔细阅读实验指导书，了解实验内容和步骤。

2复习半加器、全加器和多位加法器的逻辑功能。

3设计实验任务中要求组装的电路，选择集成电路，画出实验线路图。

设计时，可尽量选用与非门、译码器、数据选择器。

实验目的

1熟悉译码器、数据选择器的结构和功能测试方法。

2掌握译码器、数据选择器的逻辑功能及其应用。

3掌握半加器、全加器和多位加法器的逻辑功能。

4掌握用门电路构成组合逻辑电路的设计、组装和功能测试的基本方法。

5熟悉TTL加法器功能的测试方法。

6学习排查故障的方法。

实验仪器

1综合实验装置一套

2数字万用表一块

3器件

74LS1383-8译码器1片

74LS1518-3数据选择器2片

74LS20（双-4输入与非门）1片

74LS00（四-2输入与非门）1片

74LS04（六反相器）1片

实验原理说明

计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。

按照进位是否加入，加法器分半加器和全加器两种。

●半加器

计算机中的异或指令的功能就是求两个操作数各位的半加和。

一位半加器有两个输入、两个输出。

一位半加器的真值表见表2-1，据真值表可得到半加器的输出函数表达式：

表2-1一位半加器的真值表

输入

输出

Bi

Ai

Si

Ci

0

0

0

0

0

1

1

0

1

0

1

0

1

1

0

1

Si=

=Ai⊕Bi

Ci=Ai·Bi

逻辑表达式的硬件实现，则要根据所提供的实验芯片。

集成电路正异或门74LS86就是一位半加器。

●全加器

计算机中的加法器一般就是全加器，它实现多位带进位加法。

下面以一位全加器为例介绍。

一位全加器有三个输入、两个输出。

“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。

一位全加器的真值表见表2-2。

表2-2一位全加器的真值表

输入

输出

Ci-1

Bi

Ai

Si

Ci

0

0

0

0

0

0

0

1

1

0

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

根据表3-2便可写出逻辑函数表达式：

Si=

=（Ai⊕Bi）⊕Ci-1

Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=Ai·（Bi+Ci-1）+Bi·Ci-1

一位全加器的卡诺图如图2-1所示

图2-1一位全加器卡诺图

全加功能的硬件实现，有多种方法。

例如，可以把全加和看作是Ai与Bi的半加和Hi与进位输入Ci-！

的半加和来实现。

多位全加器就是在一位全加器原理上扩展而成的。

集成电路全加器有74LS80（一位全加器）、74LS81（二位全加器）、74LS83（四位全加器）等。

用中规模集成电路实现逻辑函数的要点是：

先将函数化为最小项表达式（列其真值表），再利用集成电路内部的逻辑关系，配接必要的外电路来实现此表达式。

用中规模集成电路实现逻辑函数，方法简便，使用灵活，线路简单，其应用日益广泛。

实验内容及步骤

1用3线-8线译码器74LS138及门电路74LS20（双4输入与非门）各1片，设计、组装全加器

根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。

2用2片八选1数据选择器74LS151组装全加器

根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。

3用一片8选1数据选择器74LS151设计一个电路：

在4位二进制数（由0到15）中选出所有能被2或3整除的数。

*4设计并组装一保险箱用数字密码锁电路。

要求：

开保险箱时，需输入3位代码，同时用该保险箱的钥匙开锁。

若输入代码与事先设定的代码相同，而且钥匙正确，则锁被打开。

如果代码不符，则电路将发出报警信号。

参考方框图如下：

图2-1数字代码锁方框图

设A2、A1、A0为设定代码，B2、B1、B0为输入代码。

E为钥匙孔信号。

钥匙正确时为1，错误时为0。

Y1=1时，锁打开；Y2=1时，则报警。

实验报告及思考

实验报告要求：

实验项目名称、要求、内容及步骤（包括逻辑图），实验记录结果结果并回答以下问题（至少三个以上）。

1组合逻辑设计的要点是什么？

2用中规模集成电路实现逻辑函数与用门电路实现逻辑函数的方法有什么不同？

3用译码器和数据选择器实现组合逻辑函数有何不同？

4本次实验的收获。

实验3触发器、三态输出触发器及锁存器

实验预习

1复习D锁存器及D触发器、JK触发器的构成、工作原理和逻辑功能及特点。

2熟悉触发器的逻辑功能及相互转换的方法。

3了解D锁存器及D触发器、JK触发器的测试方法。

4复习三态触发器和锁存器的功能及使用方法。

5查阅手册，了解实验中使用的触发器集成电路芯片的正确使用。

6根据实验内容，设计实验电路和拟出实验表格。

7画出图3-1中电路的CP和Q的波形。

8研究两相时钟脉冲电路和（2/3）分频电路的工作原理。

实验目的

1熟悉并掌握RS、D、JK触发器的构成、工作原理和功能测试方法。

2熟悉并验证触发器的逻辑功能及相互转换的方法。

3了解触发器的应用电路。

4掌握三态触发器和锁存器的功能及使用方法。

5学会用三态触发器和锁存器构成功能电路。

实验仪器

1综合实验装置一套

2器件

74LS00二输入端四与非门1片

74LS86两输入端四异或门1片

74LS74双D触发器1片

74LS76双JK触发器1片

74LS75四位D锁存器1片

74LS373三态输出八D锁存器1片

实验原理说明

时序逻辑电路与组合逻辑电路不同之处在于，它在任一节拍的稳定输出不仅取决于该节拍的输入，而且与前一节拍的状态有关。

因此，时序逻辑电路必定包含存储环节（通常由触发器组成）。

触发器本身就是最简单的时序逻辑电路，它的次态输出Qn+1不仅取决于该时刻的输入（例如JK触发器的信号），还与它的现态Qn有关。

1触发器的逻辑功能

双稳态触发器是时序逻辑电路的基本单元电路。

它具有记忆功能，能记忆逻辑电路的状态。

双稳态触发器有两个稳定状态：

0状态和1状态。

通常以Q=0，

=1的状态作为1状态。

无触发信号时，触发器保持其原有的稳态不变。

只有在触发信号有效时，触发器才按照它的特性方程重新确定它的稳态（次态），称为更新。

次态可能与现态相同，也可能相反。

触发形式有：

高电平触发、低电平触发、上升沿触发和下降沿触发以及主从触发器的脉冲触发等。

（1）RS触发器（RS锁存器）

基本RS触发器由两个与非门A，B互相交叉耦合组成，R，S为输入端，Q，

为输出端。

输入端R又称置0端或复位（Reset）端，S又称置1端或置位（set）端，正常条件下两个输出端一个为1，另一个为0，保持相反状态，其真值表如表3-1所示。

表3-1基本RS触发器真值表

R

S

Qn+1

0

1

0

1

0

1

1

1

不变

0

0

不变

同步RS触发器由两个与非门作引导门，由它去控制基本RS触发器，R、S称为数据输入端，CP端称为时钟脉冲，作为控制信号，故又称控制脉冲。

电路状态由R、S决定，但必须在时钟脉冲CP的作用下，才能使触发器翻转，即触发器与时钟脉冲同步地工作，故称同步或钟控RS触发器。

同步RS触发器中的基本触发器，通常仍设有直接置1端SD和直接置0端RD，也称它们为异步输入端（R、S也称同步输入端），RD、SD只允许在时钟脉冲的间歇期内酌情使用，使用时钟负脉冲置1或置0，以实现清零或预置数，使之具有指定的初始状态，不用时应将它们悬空，也就是都接高电平。

同步RS触发器的真值表如表3-2所示。

表3-2同步RS触发器真值表

R

S

Qn+1

0

1

1

1

0

0

0

0

Qn

1

1

不变

（2）D触发器

双D型正边沿维持-阻塞型触发器74LS74的功能表如表3-3所示，逻辑符号如图3-1所示。

表中

为异步置1端，

为异步置0端（或称异步置位、复位端）。

CP为时钟脉冲端。

表3-374LS74D触发器功能表

输入

输出

预置

清除

时钟CP

D

Q

0

1

×

×

1

0

1

0

×

×

0

1

0

0

×

×

1

1

1

1

↑

1

1

0

1

1

↑

0

0

1

1

1

0

×

Q0

（a）引脚排列图及状态图

（b）时序图

图3-174LS74

（3）JK触发器

主从JK触发器由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。

在两级时钟输入端之间接一个非门，其作用是使主、从触发器的时钟脉冲极性相反。

CP为时钟脉冲输入端，J、K为控制输入端。

主触发器有两个S端，一个接从触发器

，一个就是J输入端，两个S端是“与”的关系，这个与门的输出就是前级同步RS触发器的S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入，两个R端也是“与”的关系，它的输出就是前级同步RS触发器的R1输入端，即S1=J

，R1=KQ。

在从触发器中，也可引出其异步输入端

和

。

（a）逻辑符号（b）状态转换图

图3-276LS76逻辑符号和状态转换图

表3-474LS76功能表电路原理

输入

输出

预置

清除

时钟CP

J

K

Q

0

1

×

×

×

1

0

1

0

×

×

×

0

1

0

0

×

×

×

1*

1*

1

1

↓

0

0

Q

1

1

↓

1

0

1

0

1

1

↓

0

1

0

1

1

1

↓

1

1

触发

触发

1

1

1

×

×

Q0

图3-2是TTL的与门输入主从JK触发器74LS76的逻辑符号和状态转换图。

当CP信号由高电平变到低电平时触发，实现JK触发器的功能。

置数和置零不受CP控制，故

和

为直接置数和直接置零，两者均是低电平有效。

但不应同时加低电平，否则将出现异常现象：

Q和

都是高电平；当

和

同时回到高电平时，触发器状态将是随机的。

（4）三态输出触发器及锁存器

74LS75是四D锁存器，主要用于存放十进制计数器的内容。

每两个D锁存器由一个锁存信号E控制，当E为高电平时，输出端Q随输入端D信号的状态变化，当E由高变低时，Q锁存在E端由高变低前Q的电平上。

输入

输出

E

D

Q

1

0

0

1

1

1

1

0

0

×

Q0

（a）引脚排列图（b）功能表

图3-376LS75引脚排列图和功能表

74LS373是具有三态输出的八D锁存器，它的输出端1Q~8Q可直接与总线相连。

当三态允许控制端

为低电平时，1Q~8Q为正常逻辑状态，可用来驱动负载或总线。

当

为高电平时，1Q~8Q呈高阻态，既不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。

当锁存允许端ST为高电平时，Q随数据D而变。

当ST为低电平时，Q被锁存在已建立的数据电平。

输入

输出

ST

D

Q

0

1

1

1

0

1

0

0

0

0

×

Q0

1

×

×

Z

（a）引脚排列图（b）功能表

图3-476LS373引脚排列图和功能表

2触发器的转换

触发器的转换就是用一种类型的触发器代替另一种类型的触发器。

一是为了充分发挥现有器件的作用。

另一原因是，生产供应的集成触发器电路多为JK触发器和D触发器，而不生产T触发器和T′触发器。

这就需要进行触发器的转换。

转换方法见表3-5。

表3-5触发器的转换

原触发器

转换成

T触发器

T′触发器

D触发器

JK触发器

RS触发器

D

触发器

D=T⊕Qn

=T

+

Qn

D=

D=J

+KQn

D=S+

Qn

JK

触发器

J=K

K=T

J=1

K=1

J=D

K=

J=S

K=R

RS

触发器

R=TQn

S=T

R=Qn

S=

R=

S=D

R=KQn

S=J

3触发器逻辑功能的测试

为了测试触发器的逻辑功能，可将触发器输入端接逻辑开关。

如将JK置成11，借

将触发器置成0状态，然后向CP送入一个单脉冲，记下Qn+1，检验是否与功能表相符。

再借

将触发器置成1状态，并向CP送入一单脉冲，进行检验。

以后依次将JK置成10、01、00，重复上述步骤，就完成了全部测试工作。

4触发器的应用

可以利用触发器的频率特性设计其它频率的电路。

如：

分频电路、单稳电路、冲息电路、串行数据比较电路等。

实验内容及步骤

1检验触发器的逻辑功能

（1）维持-阻塞型D触发器功能测试

双D型正边沿维持-阻塞型触发器74LS74的引脚排列如图3-1所示。

表中

为异步置1端，

为端异步置