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《数字频率计设计》doc版

《数字频率计设计》doc版毕业设计论文数字频率计设计I【【摘要摘要】:

】:

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。

测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

电子计数器测频有两种方式：

一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法。

如周期测频法。

直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。

本文阐述了基于VHDL语言设计了一个简单的数字频率计的过程。

【【关键字关键字】:

】:

数字频率计、信号、周期Abstract毕业设计论文II【Abstract】【Abstract】：

：

Beoneofthemostfundamentalparameterinelectrontechnologymediumfrequency,parametermeasurementscheme,measurementresultallhaveveryclosesomethingtodowithalotofelectricityand,thefrequencymeasurementlookslikebeingmoreimportantthereforerightaway.Themethodmeasuringfrequencyhasvarious,amongthemtheelectroniccountermeasuresfrequencyhavingaccuracyheight,usageisconvenient,measurementisprompt,easytorealizemeasurementprocessautomationwaitsformeritand,countermeasuresfrequencyhavingtwokindsway:

surefrequencylawfirstdirectly,betomeasurethepulsenumberthesignalismeasuredwithincertainsluicegatetime;Twoisindirectmeasurefrequencylaw,iftheperiodmeasuresfrequencylaw,Measurefrequencylawdirectlyapplyingtothehighfrequencysignals.【Keyword】:

【Keyword】:

Figurefrequencymeter、Signal、period毕业设计论文数字频率计设计III目录绪论：

绪论：

11第一章第一章概述概述221.1设计概述21.2设计目的21.3设计内容21.4设计原理31.5设计功能3第二章第二章数字频率计的设计思路数字频率计的设计思路442.1时基的设计42.2计数器的设计52.3模块的划分5第三章第三章数字频率计各模块的设计和实现数字频率计各模块的设计和实现663.1计数器的设计和实现63.27段译码器的设计83.3数字频率计综合设计9第四章第四章数字频率计波形仿真数字频率计波形仿真15154.1省略分频进程.154.210KHZ、100KHZ和1MHZ三挡仿真.154.3测周期挡仿真.17第五章第五章调试常见错误及解决办法调试常见错误及解决办法19195.1常见错误与解决办法19总结总结2020致谢致谢2121附录附录2222附录AMAX+PLUSⅡ简介.22附录B软件的安装.23附录C软件组成.23Abstract毕业设计论文IV附录D设计流程.24参考文献参考文献2525毕业设计论文数字频率计设计1绪论：

绪论：

随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。

推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。

目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，直到生成器件。

上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）。

这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。

电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路，即要用所谓硬件描述语言来描述硬件电路。

所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。

硬件描述语言的发展至今已有几十年的历史，并已成功地应用到系统的仿真、验证和设计综合等方面。

到本世纪80年代后期，已出现了上百种的硬件描述语言，它们对设计自动化起到了促进和推动作用。

但是，它们大多各自针对特定设计领域，没有统一的标准，从而使一般用户难以使用。

广大用户所期盼的是一种面向设计的多层次、多领域且得到一致认同的标准的硬件描述语言。

80年代后期由美国国防部开发的VHDL语言（VHSICHardwareDescriptionLanguage）恰好满足了上述这样的要求，并在1987年12月由IEEE标准化（定为IEEEstd1076--1987标准，1993年进一步修订，被定为ANSI/IEEEstd1076--1993标准）。

它的出现为电子设计自动化（EDA）的普及和推广奠定了坚实的基础。

据1991年有关统计表明，VHDL语言业已被广大设计者所接受。

另外，众多的CAD厂商也纷纷使自己新开发的电子设计软件与VHDL语言兼容。

由此可见，使用VHDL语言来设计数字系统是电子设计技术的大势所趋。

第一章概述毕业设计论文2第一章第一章概述概述1.11.1设计概述设计概述所谓频率，就是周期性信号在单位时间（1s）里变化的次数。

本数字频率计的设计思路是：

1.根据频率计的测频原理，可以选择合适的时基信号即闸门时间，对输入被测信号脉冲进行计数，实现测频的目的。

2.根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。

3.在进行设计之前，首先搞清楚在什么情况下是测频率，在什么情况下是测周期，其实就是一个选择合适的时基信号的问题。

在这个设计中，要在频率计提供的时基信号和输入信号之间做出选择，充当时基信号即闸门时间。

当测频率的时候，要以输入信号作为时钟信号，因为输入信号的频率大于频率计提供的基准频率，在频率计提供的基准信号周期内，计算输入信号的周期数目，再乘以频率计基准频率，就是输入信号的频率值了。

此时的时基信号为频率计的基准信号。

当测周期的时候，要以频率计提供的基准信号作为时钟信号，因为频率计提供的时基频率大于输入信号的频率，在输入信号周期内，计算频率计提供的基准信号的周期数目，再乘以基准信号频率，就是输入信号的周期值了。

此时的时基信号为输入信号。

1.21.2设计设计目的目的1.学会利用MAX+PLUSⅡ进行层次化设计；2.练习混合设计设计输入的方法；3.巩固用试验箱验证设计的方法。

1.31.3设计内容设计内容分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。

毕业设计论文数字频率计设计31.41.4设计原理设计原理众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。

因此，频率检测是电子测量领域最基本的测量之一。

频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。

通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。

闸门时间可以根据需要取值，大于或小于1s都可以。

闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。

闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。

一般取1s作为闸门时间。

数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图1所示。

1.51.5设计功能设计功能3位数字频率计是用3个十进制数字显示的数字式频率计，其频率测量范围为1MHz。

为了提高测量精度，量程分别为10kHz、100kHz和1MHz三挡，即最大读数分别为9.99kHz，99.9kHz和999kHz。

要求量程自动换挡。

具体功能如下：

1.当读数大于999时，频率计处于超量程状态，下一次测量时，量程自动增大一挡。

2.当读数小雨099时，频率计处于欠量程状态，下一次测量时，量程自动减少一挡。

3.当超出频率测量范围时，显示器显示溢出。

4.采用记忆显示方法，即测量过程中不显示数据，待测量过程结束以后，显示测频结果，并将此结果保持到下次测量结束。

显示时间不少于1秒。

5.小数点位置随量程变化自动移位。

6.增加测周期功能，就是当时钟频率低于0.99kHz的时候，显示的数值变成周期，以毫秒为单位。

第二章数字频率计的设计思路毕业设计论文4第二章第二章数字频率计的设计思路数字频率计的设计思路2.12.1时基的设计时基的设计输入信号是随意的，没法预知其频率是多少，如何选取频率计提供的基准信号是关键。

设计要求量程分别为10kHz，100kHz和1MHz三挡。

测频率时，在某个挡进行测量的时候，就需要提供该挡的时基。

在10kHz挡，该挡最大读数为9.99kHz，同时也说明最小的读数是0.01kHz，所以提供的时基应该是频率为0.01kHz的脉冲。

同样的道理100kHz挡提供的时基应该是0.1kHz的脉冲，1MHz挡提供的时基应该是频率为1kHz的脉冲。

要产生这3种脉冲，就得从输入的时钟中提取（这里假设输入的是20MHz的脉冲），分别采用分频的方法来产生这3种时基信号显然不可取，太浪费资源，因为分别产生得用到3个分频器，一个为20kHz分频器，用于产生频率为1kHz的脉冲；一个200kHz分频器，用于产生频率为0.1kHz的脉冲；一个2M分频器，用于产生频率为0.01kHz的脉冲。

可以考虑先用一个20kHz分频器，产生频率为1kHz的脉冲，再利用一个10倍分频器对1kHz脉冲进行分频，产生0.1kHz的脉冲，一个100倍分频器对1kHz脉冲进行分频，产生0.01kHz的脉冲。

同样用到了3个分频器，但是节约了资源。

再考虑具体的实现，在测频率的时候，由于采用输入信号作为时基，以输入信号为时钟，用一个计数器测量在一个时基周期里，输入信号的周期数目，如此就可以得到输入信号的频率。

但是一个时基信号，例如频率为0.01kHz（周期为100ms）的脉冲信号，在整个100ms的周期里，根据占空比，有高电平也有低电平，这就给计数器计数的判断带来了麻烦。

最好是能够产生一个高电平为100ms的脉冲信号作为时基，那么就能够在程序中以“如果时基信号为1”作为判断条件，如果满足条件则计数器计数，方便了程序的书写。

同理，在这个设计中还要产生高电平为10ms和1ms的脉冲信号作为时基。

可以考虑使用状态机来实现这3种时基，因为采用状态机来控制时序很清楚，不容易出错。

状态机用1kHz（周期为1ms）的脉冲信号触发，因为所要生产的时基中，频率最大（周期最小）的就是1kHz的脉冲，要产生高电平为10ms和1ms的脉冲信号，可以采用100个状态的状态机，从状态1，状态2到状态100.要产生高电平为1ms的脉冲信号，只要在状态99的时候产生高电平，状态100的时候回到低电平即可；要产生高电平为10ms的脉冲信号，则要在状态90的时候产生高电平，在状态100的时候回到低电平。

需要产生哪个时基得根据此时频率计所在的挡毕业设计论文数字频率计设计5作为判断条件进行控制。

在100个状态中，有很多状态的功能相同的，可以将它们合并。

2.22.2计数器的设计计数器的设计各个挡之间的转换应遵循设计要求，要根据在时基有效时间内的计数值进行判断。

计数器可以直接定义成一个整型信号，这样计数器计数（即加1）就十分方便，只要使用语句“计数器data_outdata_outdata_outdata_outdata_outdata_outdata_outdata_outdata_outdata_outdata_outdotdotdotdotdotfrecouifflag=“000“then--如果标志为0，即频率计处于测周期挡ifkeepcou3=“0000“andkeepcou2=“0000“andkeepcou1=“0000“thenflagifflag=“001“orflag=“000“thenenfre--处于计数状态2~89的时候iffrecou=88then毕业设计论文数字频率计设计13frecou--处于计数状态90的时候ifflag=“010“thenenfre--处于计数状态91~98的时候iffrecou=97thenfrecou--处于计数状态99的时候ifflag=“011“orflag=“100“thenenfre--处于计数状态100的时候frecounull;endcase;endif;endif;数字频率计各模块的设计和实现毕业设计论文14endprocessctrfre;ctrtt:

process（reset,flag）--用于控制计数器输入的进程beginifreset=1thenttclkdata_out=”1111””，然后再次编译问题就能解决了。

总结毕业设计论文20总结总结09年10月，我开始了我的毕业论文工作，时至今日，论文基本完成。

从最初的茫然，到慢慢的进入状态，再到对思路逐渐的清晰，整个写作过程难以用语言来表达。

历经了几个月的奋战，紧张而又充实的毕业设计终于落下了帷幕。

回想这段日子的经历和感受，我感慨万千，在这次毕业设计的过程中，我拥有了无数难忘的回忆和收获。

我在学校图书馆搜集资料，还在网上查找各类相关资料，将这些宝贵的资料全部保存起来，尽量使我的资料完整、精确、数量多，这有利于论文的撰写。

当资料查找完毕了，我开始着手论文的写作。

在写作过程中遇到困难我就及时和我的指导老师晏文靖老师联系，在晏老师的帮助下，困难一个一个解决掉，论文也慢慢成型。

这次毕业论文的制作过程是我的一次再学习，再提高的过程。

我不会忘记这难忘的几个月的时间，毕业论文的制作给了我难忘的回忆。

在我徜徉书海查找资料的日子里，面对无数书本的罗列，最难忘的是每次找到资料时的激动和兴奋；这段旅程看似荆棘密布，实则蕴藏着无尽的宝藏。

脚踏实地，认真严谨，实事求是的学习态度，不怕困难、坚持不懈、吃苦耐劳的精神是我在这次设计中最大的收益。

我想这是一次意志的磨练，是对我实际能力的一次提升，也会对我未来的学习和工作有很大的帮助。

在这次毕业设计中也使我们的同学关系更进一步了，同学之间互相帮助，有什么不懂的大家在一起商量，听听不同的看法对我们更好的理解知识，所以在这里非常感谢帮助我的同学。

在此更要感谢我的指导老师晏文靖老师，是你的细心指导和关怀，使我能够顺利的完成毕业设计及毕业论文。

老师的严谨治学态度、渊博的知识、无私的奉献精神使我深受启迪。

从尊敬的导师身上，我不仅学到了扎实、宽广的专业知识，也学到了做人的道理。

在此我要向我的导师致以最衷心的感谢和深深的敬意。

毕业设计论文数字频率计设计21致谢致谢三年寒窗，所收获的不仅仅是愈加丰厚的知识，更重要的是在阅读、实践中所培养的思维方式、表达能力和广阔视野。

很庆幸这些年来我遇到了许多恩师益友，无论在学习上、生活上还是工作上都给予了我无私的帮助和热心的照顾，让我在诸多方面都有所成长。

感恩之情难以用语言量度，谨以最朴实的话语致以最崇高的敬意。

感谢我的导师晏文靖老师。

本论文能够顺利完成，离不开晏老师的悉心指导和严格要求，晏老师在论文的选题、研究理论、框架结构、数据整理，直至撰写、修改和定稿等各个环节均严格把关，并投入了大量的时间和精力。

晏老师治学严谨，学识渊博，为我营造了一种良好的研究氛围。

在跟随晏老师学习的过程中，我不仅掌握了全新而实用的学术思想和研究方法，也领会了许多待人接物与为人处世的道理。

Ｗ老师严以律己、宽以待人的崇高风范，平易近人的人格魅力，令人如沐春风，倍感温馨。

感谢2007级微电子技术专业的同窗好友。

在同大家的交往中我学到很多，也非常快乐，正因为有大家我在商院的生活才能如此丰富而充实。

三年时光转瞬即逝，然而这段短暂时光的点点滴滴都将是我生命中的美好回忆。

因而在今后新的征程中，无论面临多大的困难，我也将怀抱着感激、怀抱着情谊、怀抱着责任、怀抱着期望和梦想，坚定、自信地走下去。

感谢我最亲爱的父母。

你们数十年含辛茹苦、无私的关爱和奉献，让我在漫长的求学道路上不感到孤单，让我在拼搏和奋斗的历程中不感到疲倦，你们是我永远的牵挂和眷念最后，我要向在百忙之中抽时间对本文进行审阅、评议和参加本人论文答辩的各位师长表示感谢！

附录毕业设计论文22附录附录附录附录AAMAX+PLUSⅡMAX+PLUSⅡ简介简介MAX+PLUSⅡ（MultipleArrayandProgrammingLogicUserSystem）开发工具是Altera公司推出的一种EDA工具，具有灵活高效、使用便捷和易学易用等特点。

Altera公司在推出各种CPLD的同时，也在不断地升级相应的开发工具软件，已从早起的第一代A+PLUS、第二代MAX+PLUS发展到第三代MAX+PLUSⅡ和第四代Quartus。

使用MAX+PLUSⅡ软件，设计者无需精通器件内部的复杂结构，只需用业已熟悉的设计输入工具，如硬件描述语言、原理图等进行输入即可，MAX+PLUSⅡ就会自动将设计转换成目标文件下载到器件中去。

MAX+PLUSⅡ开发系统具有以下特点。

（1）多平台。

MAX+PLUSⅡ软件可以在基于PC机的操作系统如Windows95、Windows98、Windows2000、WindowsNT下运行，也可以在SunSPACstation等工作站上运行。

（2）开放的界面。

MAX+PLUSⅡ提供了与其他设计输入、综合和校验工具的接口，借口符合EDIF200/300、LPM、VHDL、Verilog-HDL等标准。

目前MAX+PLUSⅡ所支持的主流第三方EDA工具主要有Synopsys、Viewlogic、Mentor、Graphics、Cadence、OrCAD、Xilinx等公司提供的工具。

（3）模块组合式工具软件。

MAX+PLUSⅡ具有一个完整的可编程逻辑设计环境，包括设计输入、设计处理、设计校验和下载编程4个模块，设计者可以按设计流程选择工作模块。

（4）与结构无关。

MAX+PLUSⅡ开发系统的核心——Compiler（编译器）能够自动完成逻辑综合和优化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可编程器件系列，提供一个与结构无关的PLD开发环境。

（5）支持硬件描述语言。

MAX+PLUSⅡ支持各种HDL设计输入语言，包括VHDL、Verilog-HDL和Altera的硬件描述语言AHDL。

（6）丰富的设计库。

MAX+PLUSⅡ提供丰富的库单元供设计者调用，其中包括一些基本的逻辑单元，74系列的器件和多种特定功能的宏功能模块以及参数化的兆功能模块。

调用库单元进行设计，可以大大减轻设计人员的工作量，缩短设计周期。

毕业设计论文数字频率计设计23附录附录BB软件的安装软件的安装MAX+PLUSⅡ软件按使用平台可以分为PC机版和工作站版；按使用的对象可以分为商业版、基本版和学生版。

商业版：

支持全部输入方式和版本发行时间的除APEX系列外的所有AlteraCPLD器件。

商业版运行时需要一个授权码和一个附加的并口硬件狗。

基本版：

在商业版的基础上作了一些限制，如不支持VHDL,不能进行功能仿真和时序仿真，不支持某些器件等。

基本版不需要并口硬件狗，只需向Altera申请一个基本授权码即可使用。

学生版：

支持商业版的全部功能，但可使用的逻辑功能模块受到限制，且只支持几个器件。

若要安装学生版，应向Altera公司大学项目部申请学生版授权码。

MAX+PLUSⅡ几种版本的安装方法基本相同，基本安装步骤如下：

（1）将光盘插入光驱（假定光驱号为F：

）。

（2）选择[开始]/[运行]，然后再打开对话框输入：

F：

\PC\maxplus2\install，运行后出现安装对话框，按Next按钮继续。

（3）阅读完授权窗口信息后，选择YES接受协议，再选择适当的安装方式，商业版选择Full\Custom\FLEXlm，基本版或学生版选择BASELINE\E+MAX。

\Maxplus2，若要改变目录，则按Browse按钮，选好目录后，即可开始安装。

（5）安装成功后，readme文件将自动出现，它包含一些重要信息。

（6）第一次运行MAX+PLUSⅡ，将会出现MAX+PLUSⅡManager（管理器）界面，同时会在管理器窗口上出现LicenseAgreement信息，选择其中的Yes选项。

（7）接着会出现CopyProtec

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