数电常用组合逻辑器件的原理及集成电路教材.docx
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数电常用组合逻辑器件的原理及集成电路教材
常用组合逻辑器件的原理及集成电路
在数字集成产品中有许多具有特定组合逻辑功能的数字集成器件，称为组合逻辑器件（或组合逻辑部件）。
本节主要介绍这些组合器件，以及这些组合部件的应用。
1.编码器和译码器
（1）编码器
组合逻辑部件中的编码器是对输入赋予一定的二进制代码，给定输入就有相应的二进制码输出。
常用的编码器有二进制编码器和二—十进制编码器等。
所谓二进制编码器是指输入变量数（m）和输出变量数（n）成2n倍关系的编码器，如有4线/2线，8线/3线，16线/4线的集成二进制编码器；二—十进制编码器是输入十进制数（十个输入分别代表0～9十个数）输出相应BCD码的10线/4线编码器。
1）二进制编码器
二进制编码器是对2n个输入进行二进制编码的组合逻辑器件，按输出二进制位数称为n位二进制编码器。
二线―四线编码器编码器有4个输入（I0，I1，I2，I3分别表示0～3四个数或四个事件），给定一个数（或出现某一事件）以该输入为1表示，编码器输出对应二位二进制码（Y1Y0），其真值表如表3-1所示。
根据真值表可得最小项表达式
，
。
进一步分析表3-1，若限定输入中只能有一个为“1”，那么，除表3-6所列最小项和m0外都是禁止项，则输出表达式可以用下式表示：
表3-12线/4线编码器真值表
Y1
。
图3-22线/4线编码器
由此输出函数表达式可得与非门组成的，如图3-2所示的2线/4线编码器逻辑图。
2）优先编码器
由上述编码器真值表可以知道，4个输入中只允许一个输入有信号（输入高电平）。
若I1和I2同时为1，则输出Y1Y0为11，此二进制码是I3有输入时的输出编码。
即此编码器在多个输入有效时会出现逻辑错误，这是其一。
其二，在无输入时，即输入全0时，输出Y1Y0为00，与I0为1时相同。
也就是说，当Y1Y0=00时，输入端I0并不一定有信号。
为了解决多个输入同时有效问题可采用优先编码方式。
优先编码指按输入信号优先权对输入编码，既可以大数优先，也可以小数优先。
为了解决输出唯一性问题可增加输出使能端EO，用以指示输出的有效性。
大数优先的优先编码器真值表如表3-2所示。
表3-2中增加一个输入使能信号EI，EI等于零时，禁止输入，此时无论输入是什么，输出都无效。
只有EI等于1时才具有优先编码功能。
增加的输出使能信号EO为1时，表示输出有效。
1×××1111
。
Y0
EO
（a）（b）
图3-3具有输入输出使能的优先编码器（a）逻辑图（b）方框图
由于输入变量数较多，一般通过对真值表分析直接写表达式。
例如，Y1有两项“1”，对应有两个乘积项。
一项为EII3，另一项为
。
再利用吸收公式简化，得Y1表达式。
同理，可得Y0，EO两个输出表达式。
用与或非门实现此逻辑功能的逻辑图如图3-3（a），图（b）给出了该逻辑电路的方框图，一般输入写在方框左边，输出写在方框右边。
方框图只能表示输入和输出端，而输入输出间逻辑关系需用功能表或真值表来描述。
3）二—十进制编码器
二—十进制编码器码对十个输入I0～I9（代表0～9）进行8421BCD编码，输出一位BCD码（ABCD）。
输入十进制数可以是键盘，也可以是开关输入。
但输入有高电平有效和低电平有效之分，如图3-4。
图3-4（a）中开关按下时给编码器输入低电平有效信号；（b）图中开关按下时给编码器输入高电平有效信号。
比较（a）（b）二图，（a）图中R可选较大阻值，（b）图中R应小于门电路的关门电阻ROFF，实际应用中多采用低电平有效信号。
R
R
（a）（b）
图3-4键控输入信号（a）低电平有效信号（b）高电平有效信号
若输入信号低电平有效可得二—十进制编码器真值表（表3-3），表中输入变量上的非代表输入低电平有效的意义。
表3-34/10线编码器真值表
输出逻辑函数为：
D=“9”+“8”
C=“7”+“6”+“5”+“4”
B=“7”+“6”+“3”+“2”
A=“9”+“7”+“5”+“3”+“1”
式中“9”表示开关9合上，同时只能有一个开关合上。
采用与非门实现十进制编码电路的逻辑图如图3-5（a）所示，因为只有九个输入又叫9线/4线编码器。
图3-5（b）用方框表示此编码器，输入端用非号和小圈双重表示输入信号低电平有效，并不表示输入信号要经过两次反相。
输出端没有小圈和非符号，表示输出高电平有效。
A
D
（a）（b）
图3-510/4线编码器（a）逻辑图（b）方框图
4）集成编码器
编码器集成电路有TTL集成编码器也有CMOS集成编码器，按功能又有多种型号。
这里仅介绍74147和74148集成编码器。
①8线—3线优先编码器74148
74148是TTL三位二进制优先编码器，双排直立封装74148的内部逻辑图和引脚分布如图3-6（a）所示，括弧中数字为引脚号。
它有8线输入
～
以及输入使能
共9个输入端；共有5个输出端，其中，3线编码输出
～
，一个输出编码有效标志
和一个输出使能端
。
74148功能表见表3-4。
由表3-4可以知道，输入使能信号
低电平有效，
低电平时实现8线—3线编码功能；
高电平时禁止输入，输出与输入无关均为无效电平。
输入信号
～
也是低电平有效。
在
=0，输入中有信号（
～
中有0时），
输出低电平（低电平有效），表示此时输出是对输入有效编码；
=0及无输入信号（
～
中无0）或禁止输入（
=1）时，
输出高电平，表示输出信号无效。
当编码器处于编码状态（
=0）且输入无信号时，输出使能
为低电平。
可作为下一编码器的
输入，用于扩展编码位数。
三位二进制输出是以反码形式对输入信号的编码，或者说输出也是低电平有效的。
图3-6（b）和（c）分别给出了74148的方框图和国标符号图（标准符号）。
方框图仅能够反映器件的输入输出及其有效电平，但按新国家标准画的符号图不仅反映器件的输入输出及其有效电平，而且能够反映器件输入输出之间的控制关系和器件功能。
符号图中HPRI/BIN是总限定符号，表示器件逻辑功能是优先编码。
编码输出（6，7，9）端受控制端（ENα）影响（控制），输出端符号中α表明受控于ENα，符号中标号表示该输出在二进制码中的位置，即输出信号下标。
输入输出端小圈表示输入和输出都是低电平有效。
符号Z表示内部互连，使能端有效及输入有信号（Z10～Z17中有1）时，14号输出端（
）为低电平。
反之，使能端高电平或输入无信号（Z10～Z17全0）时，14号端高电平。
15号端
受V18控制，使能端为高电平该输出端置1，使能端为低电平该输出端为Z10～Z17的或输出。
即输入使能条件下，且无输入信号时15号端
输出低电平。
标准符号图说明了以上输入输出关系，由此可以得倒该器件功能表。
（15）
EO
（b）
15
（a）（c）
图3-68线/3线键控编码器74148（a）逻辑图（b）方框图（c）符号图
0XXXXXXX000001
②二—十进制优先编码器74147
十进制优先编码器74147的真值表见表3-5，与74148相比较，74147没有输入和输出使能端，也没有标志位（GS），实际应用时要附加电路来产生GS。
和74148一样，74147输入和输出信号也都是低电平有效的，输出为相应BCD码的反码。
图3-7分别给出了74147的方框图和符号图，此两图并无本质区别，但符号图的总限定符号HPRI/BCD说明了是键控BCD编码器，双排直立封装的引脚如图中所示。
11111111111111
D
8
（a）（b）
图3-79线/4线编码器74147（a）方框图（b）符号图
③74148扩展应用
图3-8是用两片74148实现16线/4线编码器的逻辑图。
图中，高位编码器芯片74148-2的
接低位编码器芯片74148-1的
，即高位编码器的
控制低位编码器的工作状态。
图中高位编码器（
接地）始终处于编码状态，输入（
～
中）有信号时，74148-2的
为“1”禁止74148-1工作，同时又作为高电平有效的四位二进制输出的最高位（MSB）Y3。
例如，
=10，74148-2编码输出001，74148-1禁止输出111，经与非门输出Y2Y1Y0=110，考虑到
=1，合成输出Y3Y2Y1Y0=1110，即14的二进制码。
若
～
=11111111，
=0，74148-2的EO=0，74148-1编码输出000，合成输出Y3Y2Y1Y0=0111，即7的二进制码。
注意到集成电路有效输出时标志位低电平，经与非门反相后变为高电平有效的标志信号GS。
如果将图3-8中与非门改为与门，则Y3Y2Y1Y0和GS又都成低电平有效的信号。
74148-2
图3-8用74148实现4位二进制编码器
（2）译码器
译码是编码的逆过程，所以，译码器的逻辑功能就是还原输入逻辑信号的逻辑原意。
按功能，译码器有两大类：
通用译码器和显示译码器。
1）通用译码器
这里通用译码器是指将输入n位二进制码还原成2n个输出信号，或将一位BCD码还原为10个输出信号的译码器，称为二线—四线译码器，三线—八线译码器，四线—十线译码器等。
1二线—四线译码器
广义上讲，通用译码器给定一个（二进制或BCD）输入就有一个输出（高电平或低电平）有效，表明该输入状态。
一般来说，每一个输出函数都是一个最小项。
表3-6给出了两位二进制通用译码器的真值表，其输出函数为
110001
从而得逻辑图如图3-9。
Y3
图3-92/4线译码器逻辑图
2集成三线—八线译码器74138
集成三线—八线译码器74138除了3线到8线的基本译码输入输出端外，为便于扩展成更多位的译码电路和实现数据分配功能，74138还有三个输入使能端
，
和
。
74138真值表和内部逻辑图分别见表3-7和图3-10（a）。
（6）
图3-10（c）所示符号图中，输入输出低电平有效用极性指示符表示，同时极性指示符又标明了信号方向。
74138的三个输入使能（又称选通ST）信号之间是与逻辑关系，
高电平有效，
和
低电平有效。
只有在所有使能端都为有效电平（
=100）时，74138才对输入进行译码，相应输出端为低电平，即输出信号为低电平有效。
在
≠100时，译码器停止译码，输出无效电平（高电平）。
EN2B
15
（b）
（a）（c）
图3-103线/8线译码器74138（a）逻辑图（b）方框图（c）符号图
表3-7译码器74138真值表
③集成译码器的扩展应用
集成译码器通过给使能端施加恰当的控制信号，就可以扩展其输入位数。
以下用74138为例，说明集成译码器扩展应用的方法。
图3-11中，用两片74138实现4线/16线的译码器。
Y8～Y15
图3-1174138扩展成4/16线译码器
2）显示译码器
显示译码器是将输入二进制码转换成显示器件所需要的驱动信号，数字电路中，较多地采用七段字符显示器。
①七段字符显示器
在数字系统中，经常要用到字符显示器。
目前，常用字符显示器有发光二极管LED字符显示器和液态晶体LCD字符显示器。
发光二极管是用砷化镓，磷化镓等材料制造的特殊二极管。
在发光二极管正向导通时，电子和空穴大量复合，把多余能量以光子形式释放出来，根据材料不同发出不同波长的光。
发光二极管既可以用高电平点亮，也可以用低电平驱动，分别如图3-12（a）和（b）所示。
+VCC
“1”
（a）（b）
图3-12发光二极管驱动电路（a）高电平驱动（b）低电平驱动
其中限流电阻一般几百到几千欧姆，由发光亮度（电流）决定。
将七个发光二极管封装在一起，每个发光二极管做成字符的一个段，就是所谓的7段LED字符显示器。
根据内部连接的不同，LED显示器有共阴和共阳之分，如图3-13所示。
由图可知，共阴LED显示器适用于高电平驱动，共阳LED显示器适用于低电平驱动。
由于集成电路的高电平输出电流小，而低电平输出电流相对比较大，采用集成门电路直接驱动LED时，较多地采用低电平驱动方式。
g
公共电极
公共电极
（a）（b）（c）
图3-137段字符显示器（a）字段排列（b）共阴极LED（c）共阳极LED
液晶7段字符显示器LCD利用液态晶体有外加电场和无外加电场时不同的光学特性来显示字符。
无外加电场时，液晶排列整齐，入射光大部分反射回来，液晶呈透明状态。
外加电场时，液晶因电离而打破分子规则排列，入射光散射，仅一小部分反射回来，液晶呈混浊状态，显示暗灰色。
LCD字符显示器的7段透明电极做成如图3-13（a）形状，并有一公共电极称为背电极也做成此形状。
透明电极和背电极之间加电场，LCD显示此透明电极形状。
为防止液晶疲劳，提高液晶寿命，显示字符时应在透明电极和公共电极之间加50～500Hz的交变电场。
通常用异或门来产生所需交变电场，如图3-14所示。
0V
公共电极
图3-14LCD显示驱动电路及波形
②集成7段显示译码器7448
集成显示译码器有多种型号，有TTL集成显示译码器，也有CMOS集成显示译码器；有高电平输出有效的，也有低电平输出有效的；有推挽输出结构的，也有集电极开路输出结构；有带输入锁存的，有带计数器的集成显示译码器。
就7段显示译码器而言，它们的功能大同小异，主要区别在于输出有效电平。
7段显示译码器7448是输出高电平有效的译码器，其真值表如表3-8。
表3-87段显示译码器7448真值表
7448除了有实现7段显示译码器基本功能的输入（DCBA）和输出（Ya～Yg）端外，7448还引入了灯测试输入端（
）和动态灭零输入端（
），以及既有输入功能又有输出功能的消隐输入/动态灭零输出（
/
）端。
由7448真值表可获知7448所具有的逻辑功能：
（1）7段译码功能（
=1，
=1）
在灯测试输入端（
）和动态灭零输入端（
）都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。
除DCBA=0000外，
也可以接低电平，见表3-8中1～16行。
（2）消隐功能（
=0）
此时
/
端作为输入端，该端输入低电平信号时，表3-8倒数第3行，无论
和
输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。
该功能主要用于多显示器的动态显示。
（3）灯测试功能（
=0）
此时
/
端作为输出端，
端输入低电平信号时，表3-13最后一行，与
及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。
该功能用于7段显示器测试，判别是否有损坏的字段。
（4）动态灭零功能（
=1，
=0）
此时
/
端也作为输出端，
端输入高电平信号，
端输入低电平信号，若此时DCBA=0000，表3-8倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。
DCBA≠0，则对显示无影响。
该功能主要用于多个7段显示器同时显示时熄灭高位的零。
（b）
&
（a）（c）
图3-157段显示译码器7448（a）逻辑图（b）方框图（c）符号图
图3-15给出了7448的逻辑图，方框图和符号图。
由符号图可以知道，4号端具有输入和输出双重功能。
作为输入（
）低电平时，G21为0，所有字段输出置0，即实现消隐功能。
作为输出（
），相当于LT，
及CT0的与非关系，即
=1，
=0，DCBA=0000时输出低电平，可实现动态灭零功能。
3号（LT）端有效低电平时，V20=1，所有字段置1，实现灯测试功能。
3CMOSBCD七段字符显示译码器4511
4511为CMOS7段显示译码器，具有锁存/译码/驱动功能。
其管脚名称和功能如图3-16所示，
为灯测试端，
为灯熄灭端，LE为锁存使能端。
表3-9列出了4511的逻辑功能。
从表3-9可以知道，
=0（低电平有效）时，所有字段亮，实现灯测试功能。
=0（低电平有效）时，所有字段熄灭，实现消隐功能。
在
和
均为高电平时，4511实现BCD译码显示功能。
此时，锁存使能LE端（高电平有效）信号决定译码显示内容。
LE=1，显示LE上跳时锁存入4511内锁存器的输入BCD码字符，以后输入变化显示内容不变；LE=0，显示输入端此时输入的BCD码相对应的字符，但只能显示字符“0”～“9”。
利用4511的锁存功能，多个7段译码器可以实现数据线共享。
图3-16（b）所示符号图中，总限定符号是BCD/7SEG，也就是说只能对BCD码进行译码显示。
关联信号V11为1，即外部输入
为0时，受影响输出Ya～Yg置1，实现灯测试功能。
关联信号G10为0，即外部输入
为0时，受影响输出Ya～Yg置0，实现灭灯功能。
控制信号C9为1，即LE为0时，受影响单元9D（寄存器）寄存输入数据；C9为0时，寄存器数据不变。
符号图描述的功能与表3-9一致。
表3-97段显示译码器4511真值表
*——取决于LE上跳时BCD输入
14
14
（a）（b）
图3-16CMOS7段译码器4511（a）方框图（b）符号图
④显示译码器应用
在多个7段显示器显示字符时，通常不希望显示高位的“0”，例如，四位十进制显示时，数12应显示为“12”而不是“0012”，即要把高位的两个“0”消隐掉。
具有此功能的译码显示电路如图3-17。
图中高位动态灭零输出作为低位动态灭零输入。
由于最高位动态灭零输入接低电平，7448-1输入DCBA=0000，显示熄灭，同时7448-1灭零输出
=0使7448-2处于动态灭零状态，7448-2输入DCBA=0000，显示也熄灭；虽然7448-3动态灭零输入也是低电平，但输入DCBA≠0000，所以显示字符“1”，且动态灭零输出为高电平；7448-4的
=1，显示字符“2”，若7448-4输入DCBA=0000则可以显示这个“0”。
7448-4
图3-17高位“0”消隐的四位译码显示电路
ST3
图3-18三位字符动态显示电路
图3-18给出了三位字符动态显示电路及相应的选通信号（ST），同一时间只有一个选通信号有效（高电平），输入BCD码数据线共用。
ST1=1，7448-1译码驱动对应显示器，其它两个译码器工作在消隐状态对应显示器熄灭，此时数据线输入个位显示字符的BCD码。
ST2=1，中间译码器工作，输入DCBA应是百位显示字符的BCD码。
依此类推，每个字符显示器只在相应ST为1时点亮，这种工作方式称为动态扫描方式。
2.数据分配器和数据选择器
（1）数据分配器
数据分配是指信号源输入的二进制数据按需要分配到不同的输出通道，如图3-19所示，实现这种逻辑功能的组合逻辑器件称为数据分配器，M（=2N）输出通道需要N位二进制信号来选择输出通道，称为N位地址（信号）。
通道选择输入
图3-19数据分配器示意图
由通用译码器功能可以知道，二进制译码器在使能条件下的每一个输出函数都是一个最小项，例如三线-八线译码器Y0为
（EN=1）
其中，
。
考虑到3线/8线74138输出低电平有效，其输出函数可写成以下形式
（EN=1）。
若将使能端作为数据输入端，即
，则输出
。
74138的A2A1A0相当于图3-28中的通道选择信号，也称作为地址。
输入某一地址，相应的mi=1，该地址对应的通道输出数据Yi=D。
如图3-20所示，地址A2A1A0=000时，数据由通道0输出，其它输出端为逻辑常量1；改变地址，数据也改变输出通道，实现数据分配功能。
74138
图3-2074138用作为数据分配器
（2）数据选择器
数据选择器的逻辑功能与数据分配器的逻辑功能相反，是将多个数据源输入的数据有选择地送到公共输出通道，其功能示意图如3-21所示。
一般地说，数据选择器的数据输入端数M和数据选择端数N成2N倍关系，数据选择端确定一个二进制码（或称为地址），对应地址通道的输入数据被传送到输出端（公共通道）。
D3
图3-21数据选择器示意图
1）四选一数据选择器
四选一数据选择器有四个数据输入端（D3，D2，D1，D0）和两个数据选择输入端（A1，A0），一个数据输出端（Y），另外附加一个使能（选通）端（EN）。
根据四选一数据选择器功能，并设使能信号低电平有效，可得四选一数据选择器功能表如表3-10。
再由功能表可写出输出逻辑函数
由此得逻辑图，如图3-22。
D3
011D3
图3-224选1数据选择器逻辑图
2）集成八选一数据选择器74151
74151是具有8选1逻辑功能的TTL集成数据选择器，图3-23给出了74151内部逻辑图及双排直立封装的引脚号。
根据逻辑图可得输出逻辑表达式
。
可见，输出函数是输入最小项与对应输入数据乘积之逻辑和。
由表达式可知，使能信号低电平有效，得74151功能表，如表3-11所示。
表3-1174151功能表
（5）
6
（a）
EN
（b）（c）
图3-238选1数选器74151（a）逻辑图（b）方框图（c）符号图
3）集成数据选择器的扩展应用
在有些场合需要扩展数据选择器的数据输入端数目，例如用双4选1数据选择器74153实现16选1数据选择器功能。
此时，有16个输入数据（D0～D15）需要4个4选1数据选择器以形成16个数据通道，需要4个数据选择信号，即4位地址（A0～A3）以确定哪个数据输出。
图3-24中给出了用4选1数据选择器实现16选1数据选择器的两种方案。
第一种方案，如图3-24（a）所示，是将A1A0作为公共数选信号以确定4选1数据选择器的输出数据，A3A2则作为确定哪个数据选择器工作的使能信号（选择数据选择器的选通信号）。
A3A2经2/4线译码器译码后选通数据选择器，4个输出中只有一个输出有效，四个数据选择器的输出数据经或门组合后输出。
Y
（a）
A0
（b）
Y
（c）
图3-24数据选择器扩展应用
（a）采用译码器选通方案（b）树形结构方案（c）树形结构示意图
第二种方案，如图3-24（b）所示，也是将A1A0作为公共地址信号以确定4选1数据选择器的输出数据，每一个数据选择器都处于使能状态，都输出各自的有效数据。
但是这些输出数据要再经过一个4选1数据选择器选择输出，A3A2则作为这个选择数据选择器的地址信号，输出由4位地址确定的数据。
这种电路结构称为树形结构，如图（c）所示，采用树形结构可以方便地构建2n选一的数据选择器。
和前一方案比较，显然，树形结构方案要比前一方案简单。
3.加法器
加法器是能实现二进制加法逻辑运算的组合逻辑电路。
（1）半加器和全加器
1）半加器
所谓半加器是指只有被加数（A）和加数（B）输入的一位二进制加法电路。
加法
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