DSP题库.docx
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DSP题库
1、一般把EDA技术的发展分为、和三个阶段。
2、当前最流行的并成为IEEE标准的硬件描述语言包括和。
3.一般将一个完整的VHDL程序称为。
4、和是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
5.在VHDLA中最常用的库是标准库，最常用的程序包是程序包。
6、在VHDL的端口声明语句中，端口方向包括、、和。
7．VHDL的数据对象包括、和，它们是用来存放各种类型数据的容器。
VHDL的数据类型包括、、和。
8．在VHDL总，标准逻辑位数据有种逻辑值。
9VHDL的基本描述语句包括和。
10、VHDL的PROCESS（进程）语句是由组成的，但其本身却是。
1CADCAEEDA
2VHDLVerilogHDL
3设计实体
4实体结构体
5IEEESTD_LOGIC_1164
6INOUTINOUTBUFFER
7变量常量信号
标量型复合型存取类型文件类型
89
9顺序语句并行语句
10顺序语句并行语句
11阵列型PLD的基本结构由和组成。
12PROM的与阵列，或阵列。
13可编程逻辑阵列PLA的与阵列，或阵列。
14可编程逻辑阵列PAL的与阵列，或阵列。
15通用逻辑阵列GAL的与阵列，或阵列。
16数字系统中常用的LSI（大规模集成电路）可分为、和三种类型。
17集成度是集成电路一项很重要的指标，可编程逻辑器件按集成密度可分为和两类。
18CPLD器件中至少包含、和三种结构。
11与阵列或阵列
12不可编程可编程
13可编程可编程
14可编程不可编程
15可编程不可编程
16非用户定制电路（通用集成电路）全用户定制电路（专用集成电路）半用户定制电路
17低密度可编程逻辑器件高密度可编程逻辑器件
18可编程逻辑宏单元可编程I/O单元可编程内部连线
19采用“自顶向下”的设计法时，描述器件总功能的模块放在最上层，称为，描述器件某一部分功能的模块放在下层，称为。
20元件例化是将预先设计好的设计实体作为一个，连接到当前设计实体中一个指定的。
21VHDL的并行语句在结构体中的执行是的，其执行方式与语句书写的顺序无关。
22VHDL的并行信号赋值语句的赋值目标必须都是。
23VHDL的顺序语句只能出现在、
和中，是按程序书写的顺序自上而下、一条一条地执行。
24VHDL的变量（VARIABLE）是一个，只能在进程、函数和过程中声明和使用。
25VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳，也可以保持
26IEEE于1987年公布了VHDL的语法标准。
19顶层设计底层设计
20元件端口
21并行运行
22信号
23进程过程函数
24局部量
25当前值历史值
26IEEESTD1076-1987
27QuartusⅡ的编程下载设计文件包括和两部分。
28PLD的基本结构通常采用点阵表示。
一般在线段的交叉处
加表示固定连接，加表示可编程连接。
27引脚锁定编程下载
28.Χ
1.VHDL是在（）年正式推出的。
A1983B1985C1987D1989
2在C语言的基础上演化而来的硬件描述语言是（）
AVHDLBVerilogHDLCAHDLCCUPL
3在设计输入完成之后，应立即对设计文件进行（）
A编辑B编译C功能仿真D时序仿真
4VHDL的实体声明部分用来指定设计单元的（）
A输入端口B输出端口C引脚D以上均可
5一个实体可以拥有一个或多个（）
A设计实体B结构体C输入D输出
1C2B3B4D5B
6在VHDL的端口声明语句中，用（）声明端口为双向方向。
AINBOUTCINOUTDBUFFER
7在VHDL中，PROCESS结构是由（）语句组成的。
A顺序B顺序和并行C并行D任何
8在VHDL中，用语句（）表示clock的下降沿。
Aclock,EVENTBclock,EVENTANDclock=‘1’
Ｃ clock=‘０’ Ｄ clock,EVENTANDclock=‘０’
９ 在VHDL的IEEE标准库中，预定义的位数据类型BIT有（）种逻辑位。
A2B3C8D9
10在VHDL中，条件信号赋值语句WHEN_ELSE属于（）语句。
A并行兼顺序B顺序C并行D不存在的
6C7A8D9A10C
11QuartusⅡ工具软件具有（）等功能。
A编辑B编译C编程D以上均可
12使用QuartusⅡ工具软件实现原理图设计输入，应采用（）方式。
A图形编辑B文本编辑C符号编辑D波形编辑
13使用QuartusⅡ的图形编辑方式输入的电路原理图文件必须通过（）才能进行仿真验证。
A编辑B编译C综合D编程
14使用QuartusⅡ工具软件实现文本设计输入，应采用（）方式。
A图形编辑B文本编辑C符号编辑D波形编辑
15在QuartusⅡ集成环境下，要创建新的VHDL文件时，应选择编辑文件类型对话框“DeviceDesignFiles”中的（）
AAHDLFileBEDIFFileCVHDLFileDVerilogHDLFile
11D12A13B14B15C
16执行QuartusⅡ的（）命令，可以对设计电路进行功能仿真或者时序仿真。
AStartSoftwareBuildBStartSimulator
CStartCompilationDCompilationReport
17QuartusⅡ的图形设计文件类型是（）
A.vwfB.bdfC.vhdD.v
18QuartusⅡ的波形文件类型是（）
A.vwfB.bdfC.vhdD.v
19在下列器件中，不属于PLD的器件是（）
APROMBPALCSRAMDPLA
20用PLA进行逻辑设计时，应将逻辑函数表达式变换成（）式
A与非与非B异或C最简与或D最简或与
21始于1970年出现第一块可编程逻辑器件PLD是（）
APROMBPALCGALDPLA
答案
16B17B18A19C20C21A
三、（名词解释）：
（要求写出下列缩写对应的英文全称及中文翻译）。
（每题5分，共20分）
1、EDA
2.DDS
3、CPLD
4、FPGA
5、VHDL
6、LPM
四、（程序题）：
（共10分）
判断下面2个程序中是否有错误，若有则指出哪一行有错误，并予以改正。
程序1：
1SignalA,EN:
std_logic;
2Process（A,EN）
3VariableB:
std_logic;
4Begin
5IfEN=1thenB<=A;endif;
6Endprocess;
程序2：
1Architectureoneofsampleis
2Variablea,b,c:
integer;
3Begin
4C<=a+b;
5End;
程序1：
程序2：
1下面是D触发器的VHDL程序，请根据注释符后的文字将程序补充完整。
LIBRARYIEEE;
（1）--允许使用相应的程序包中的内容
ENTITYDFF1IS
PORT（CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC）;
END;
ARCHITECTUREbhvOFDFF1IS
SIGNALQ1:
STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点
BEGIN
（2）--进程语句
BEGIN
（3）--检测clk的上升沿
THENQ1<=D;
（4）--结束IF语句
ENDPROCESS;
（5）--将内部的暂存数据向端口输出（双横线--是注释符号）
ENDbhv;
五（设计题）（共20分）
下面是一个4选1多路选择器程序的实体部分，试用IF_THEN语句的表达方式完成此VHDL程序的结构体部分。
选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=‘0’，s0=‘0’；s1=‘0’，s0=‘1’；s1=‘1’，s0=‘0’；s1=‘1’，s0=‘1’时分别执行y《=a、y《=b、y《=c、y《=d。
libraryieee;
useieee.std_logic_1164.all;
entitymux41is
port（a,b,c,d:
instd_logic;
s0,s1:
instd_logic;
y:
outstd_logic）;
endmux41;
1、下图是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。
试用元件例化语句实现此电路。
（提示：
先设计一个单2选1的电路，然后在双2选1电路里用元件例化语句实现）（20分）
1.VHDL：
VeryHighSpeedIntegratedCircuitHardwareDescriptionDesignLanguage高速集成电路硬件描述语言；
2.FPGA：
FieldProgrammableGateArray现场可编程门阵列；
3.CPLD：
ComplexProgrammableLogicDevice复杂可编程逻辑器件
4.LPM：
LibraryParameterizedModules参数化宏功能模块库
1.EDA：
ElectronicDesignAutomation电子设计自动化技术；
2．DDS：
DerectDigitalSynthesizer直接数字合成器；
四
程序1：
第5行有两个错误：
1）对EN条件判断语句错误，应该改为：
EN=‘1’
2）B为变量，对变量的赋值格式错误，应该改为：
B:
=A
程序2：
第2行将变量Variable改成信号Signal
（1）USEIEEE.STD_LOGIC_1164.ALL;
（2）PROCESS（CLK,Q1）
（3）IFCLK'EVENTANDCLK='1'
（4）ENDIF;
（5）Q<=Q1;
五
architectureoneofmux41is
signals:
std_logic_vector（1downto0）;
begin
s<=s1&s0;
process（s）
begin
if（s="00"）theny<=a;
elsif（s="01"）theny<=b;
elsif（s="10"）theny<=c;
elsey<=d;
endif;
endprocess;
endone;
--Mux21:
libraryieee;
useieee.std_logic_1164.all;
entitymux21is
port（a,b,s:
inbit;
y:
outbit）;
endmux21;
architectureoneofmux21is
begin
y<=awhens='0'elseb;
endone;
--Muxa:
libraryieee;
useieee.std_logic_1164.all;
entitymuxkis
port（a1,a2,a3,s0,s1:
inbit;
outy:
outbit
）;
endmuxk;
architecturemuxaofmuxkis
componentmux21
port（a,b,s:
inbit;
y:
outbit）;
endcomponent;
signaltmp:
bit;
begin
u1:
mux21portmap（a=>a2,b=>a3,s=>s0,y=>tmp）;
u2:
mux21portmap（a=>a1,b=>tmp,s=>a1,y=>outy）;
endmuxa;
五
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