0910春季学期期末考试B卷.docx
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0910春季学期期末考试B卷
内蒙古大学电子信息工程学院
EDA技术期末考试试卷（B）
09-10学年第2学期
（闭卷90分钟）
学号姓名专业年级
重修标记□
题号
一
二
三
四
五
六
总分
评分
得分
一、单项选择题（每空2分，共20分）
1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
A.瘦IPB.固IPC.胖IPD.都不是
2、综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。
A.FPGA全称为复杂可编程逻辑器件；
B.FPGA是基于乘积项结构的可编程逻辑器件；
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4、进程中的信号赋值语句，其信号更新是_______。
A.按顺序完成；
B.比变量更快完成；
C.在进程的最后完成；
D.都不对。
；
5、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
E.器件外部特性；
F.器件的内部功能；
G.器件的综合约束；
H.器件外部特性与内部功能。
6、不完整的IF语句，其综合结果可实现________。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
7、子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
8、下列标识符中，__________是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signall
9、关于VHDL中的数字，请找出以下数字中最大的一个：
__________。
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
10、下列EDA软件中，哪一个不具有逻辑综合功能：
________。
A.Max+PlusII
B.ModelSim
C.QuartusII
D.Synplify
得分
二、EDA名词解释，写出下列缩写的中文（或者英文）含义（每题2分，共10分）
1、LPM:
________________________________________
2、RTL:
________________________________________
3、UART:
________________________________________
4、ISP:
_________________________________________
5、ASIC:
_________________________________________
得分
三、VHDL程序填空：
（每题10分，共20分）
1、利用VHDL语言描述4位二进制加法计数器。
（10分）
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt4is
port（clk:
instd_logic;
q:
outstd_logic_vector（3downto0））;
end;
architecturebhvof__________is
signalq1:
std_logic_vector（3downto0）;
begin
______________________________________
begin
______________________________________
______________________________________
endif;
endprocess;
______________________________________
endbhv;
2、利用VHDL语言描述一个8选1数据选择器。
（10分）
libraryieee;
useieee.std_logic_1164.all;
entitymux8is
port（d0,d1,d2,d3,d4,d5,d6,d7:
instd_logic;------8个数据源
g:
instd_logic;-----使能端
a:
__________________________;-----3位地址码
y:
________________________）;------选择输出端
end;
architectureoneofmux8is
begin
process（a,g,d0,d1,d2,d3,d4,d5,d6,d7）
begin
ifg=’0’theny<=’0’;
else
case_______is
when“000”=>y<=d0;
when“001”=>y<=d0;
__________________;
when“011”=>y<=d0;
when“100”=>y<=d0;
__________________;
when“110”=>y<=d0;
when“111”=>y<=d0;
whenothers=>y<=’0’;
endcase;
endif;
endprocess;
end;
得分
四、VHDL程序改错：
（10分）
仔细阅读下列程序，回答问题
01LIBRARYIEEE;
02USEIEEE.STD_LOGIC_1164.ALL;
03USEIEEE.STD_LOGIC_UNSIGNED.ALL;
04ENTITYLED7CNTIS
05PORT（CLR:
INSTD_LOGIC;
06CLK:
INSTD_LOGIC;
07LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
08ENDLED7CNT;
09ARCHITECTUREoneOFLED7CNTIS
10SIGNALTMP:
STD_LOGIC_VECTOR（3DOWNTO0）;
11BEGIN
12CNT:
PROCESS（CLR,CLK）
13BEGIN
14IFCLR='1'THEN
15TMP<=0;
16ELSEIFCLK'EVENTANDCLK='1'THEN
17TMP<=TMP+1;
18ENDIF;
19ENDPROCESS;
20OUTLED:
PROCESS（TMP）
21BEGIN
22CASETMPIS
23WHEN"0000"=>LED7S<="0111111";
24WHEN"0001"=>LED7S<="0000110";
25WHEN"0010"=>LED7S<="1011011";
26WHEN"0011"=>LED7S<="1001111";
27WHEN"0100"=>LED7S<="1100110";
28WHEN"0101"=>LED7S<="1101101";
29WHEN"0110"=>LED7S<="1111101";
30WHEN"0111"=>LED7S<="0000111";
31WHEN"1000"=>LED7S<="1111111";
32WHEN"1001"=>LED7S<="1101111";
33WHENOTHERS=>LED7S<=（OTHERS=>'0'）;
34ENDCASE;
35ENDPROCESS;
36ENDone;
1、在程序中存在两处错误，试指出，并说明理由：
在QuartusII中编译时，提示的第一条错误为：
Error:
Line15:
File***/led7cnt.vhd:
Typeerror:
typeinwaveformelementmustbe“std_logic_vector”
2、修改相应行的程序（如果是缺少语句请指出大致的
行数）：
得分
五、阅读下列VHDL程序，画出原理图（RTL级）（15分）
libraryieee;
useieee.std_logic_1164.all;
entitylfsris
port（
clk:
instd_logic;
clr:
instd_logic;
d:
instd_logic;
mout:
outstd_logic
）;
endlfsr;
architecturertloflfsris
signalsreg:
std_logic;
begin
shift_p:
process（clk,clr）
variables:
std_logic;
begin
ifclr='1'then
s:
=’0’;
elsifrising_edge（clk）then
s:
=sregxor（notd）;
endif;
sreg<=s;
endprocess;
mout<=sreg;
endrtl;
得分
六、写VHDL程序（25分）
设计一个8-3编码器
输入端口：
i[7..0]信号输入端输入端，位宽为8位
输出端口：
y[2..0]3位二进制编码输出段
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