4bits超前进位加法器.docx
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4bits超前进位加法器
福州大学至诚学院
数字集成电路课程设计报告
设计题目：
4bits超前进位加法器全定制设计
班级：
（1）班
专业：
微电子学
姓名：
陈长毅
学号：
210991804
组名：
林志龙
指导老师：
王仁平
教师评分：
日期：
目 录
第1章 概述 -3-
1.1课程设计目的 -3-
1.2课程设计的主要内容 -3-
1.2.1设计题目 -3-
1.2.2设计要求
1.2.3设计内容 -4-
第2章 功能分析及逻辑分析 -4-
2.1功能分析 -4-
2.2推荐工作条件 -4-
2.3直流特性 -5-
2.4交流（开关）特性 -6-
2.5真值表 -6-
2.6表达式 -7-
2.7电路原理图 -7-
2.7.14位超前进位加法器镜像实现的电路图
2.7.2传输门实现XOR电路
第3章 功耗估算与延时 -11-
3.1电容估算 -11-
3.2功耗估算 -11-
3.3延时估算 -12-
第4章 电路原理图设计与仿真 -13-
4.1原理图和符号图的建立 -13-
4.1.1建立新库 -13-
4.1.2建立symbol -13-
4.2各模块原理图设计与仿真
4.2.1反相器的原理图与仿真 -13-
4.2.2与门的原理图和仿真 -14-
4.2.3传输门的原理图与仿真 -14-
4.2.4加法器主电路的原理图 -15-
4.3测试电路
4.4功能仿真 -15-
4.5仿真结果分析 -16-
第5章 版图设计 -16-
5.1原理 -16-
5.2layoutview的建立 -17-
5.3各模块的版图
5.3.1反相器 -18-
5.3.2传输门 -20-
5.3.3与门 -20-
5.4加法器主电路
5.5整体版图 -21-
总体心得以及文献 -28-
第一章概述
1.1课程设计目的
1．综合应用已掌握的知识
2．熟悉集成电路全定制设计流程
3．熟悉集成电路全定制设计主流工具
4．强化学生的实际动手能力
5．培养学生的工程意识和系统观念
6．培养学生的团队协作能力
1.2课程设计的主要内容
1.2.1设计题目
4bits超前进位加法器全定制设计
1.2.2设计要求
1．整个电路的延时小于2ns
2.整个电路的总功耗小于50pw
3.总电路的版图面积小于60*60um
1.2.3设计内容
1.功能分析及逻辑分析
2.估算功耗与延时
3.电路模拟与仿真
4.版图设计
5.数据提交及考核，课程设计总结
第二章功能分析及逻辑分析
2.1功能分析
74283为4为超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚分布如下图2-1所示。
图2-174283管脚分布
2.2推荐工作条件
SMIC0.18工艺工作条件如下表2-1所示。
表2-1
2.3直流特性
直流特性如表2-2所示
表2-2
2.4交流（开关）特性
SMIC0.18工艺交流特性如表2-3所示。
表2-3
2.5真值表
超前进位加法器的真值表如表2-4所示。
表2-4
2.6表达式
加法器电路的关键延时路径是进位传输，进位从一级到另一级的波动时间决定了加法器的最终延时。
超前进位加法器的基本思想是将每一位的进位输出直接用加法器的各位输入来表示，只要各位输入到来，就可以经过式1、式2和式3的逻辑计算即可得到各位的进位输出[7]。
式中ai和bi是加法器第i位的两个加数，Ci,0是加法器最低位的进位输入，Gi和Pi分别为第i位的进位产生信号和进位传播信号，Co,i是第i位的进位输出。
Gi=aibi，Pi=ai⊕bi
（1）
Co,i=aibi+Co,i-1（ai+bi）=Gi+Co,i-1Pi
（2）
Co,0=G0+P0Ci,0
Co,1=G1+P1Co,0=G1+P1G0+P1P0Ci,0
Co,2=G2+P2Co,1=G2+P2G1+P2P1G0+P2P1P0Ci,0
Co,3=G3+P3Co,2=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0 （3）
2.7电路原理图
2.7.1位超前进位加法器镜像实现的电路图
理论上无论多少位的加法器都可以采用超前进位方法来进行设计，但其延时至少随位数呈线性地增加，当位数大于4位时，超前进位逻辑就变得异常复杂。
图2-2是采用自对偶性和递归性建立了一个镜像结构超前电路来计算进位Co,3的反相输出，当这种电路用于位数较大的N时，它的上拉网络和下拉网络的晶体管都具有N个并行分支和N+1个晶体管串联堆叠，因其大扇入和某些信号位的大扇出都使它的速度变得很慢，性能较差。
假如用简单逻辑门实现，则要多个逻辑层次，使它的延时增加。
因此超前进位计算在实际中最多只能限于4位。
图2-2 4位超前进位加法器镜像实现的电路图
2.7.2传输门实现XOR电路
传输门实现XOR电路的电路原理图如图2-3所示，其工作原理：
B＝1时，M1、M2作用如同一个反相器，而M3、M4关断，因此F＝AB，B＝0时，M1、M2不起作用，而M3、M4通，因此F＝AB传输门实现XOR电路的原理图如图2-3所示
图2-3传输门实现XOR电路
第3章功耗估算与延时
3.1电容估算
第一级负载电容：
=（412x55+559x5）x35+237x（2x55+2x3.5）+208x（2x5+2x3.5）
=0.12pf
=（5+2.5+3）x1x2.16x10-3=0.023pf
所以 CL1=CPN+Cg=0.143pf
同理可以计算：
输入缓冲级
CPN=0.02pf（最小尺寸反相器的CPN） Cg=0.049pf
输入端两输入与非门,或非门输出端
CPN=0.032pf Cg（最小尺寸反相器的Cg）=0.016pf
中间反相器（设计的所有缓冲级尺寸相当计算时取Wn=7uWp=14u）
CPN=0.02pf Cg=0.045pf
中间缓冲级
CPN=0.049pf Cg=0.027pf
中间与门输入端
CPN=0.02pf Cgn=0.0054pf Cgp（单管）=0.011pf
与门输出端，或非门输入端
CPN（最坏情况）=0.069pf Cgn=0.0054pf Cgp（单管）=0.011pf
或非门输出端
CPN（最坏情况）=0.057pf Cg=0.049pf
异或门输出端
CPN（Z0-Z3）=0.0038pf CPN（Co）=0.0069pf Cg=0.071pf
输出缓冲级
CPN=0.078pf Cg=0.29pf
输出级CPN=0.122pf CL=15pf
3.2功耗估算
在电路工作的时候AiBi八个输入端到中间缓冲级前面的电容相同，所以计算时候只要求一个输入的电容然后乘以八倍，Ci输入端的电容另外计算；中间的缓冲级及接下来的一级由于逻辑门的种类比较多，计算电容时，N管的Cg一样，P管先算最小尺寸的Cg，然后再乘以扇入数；输出缓冲的前一级的根据输出和或者进位分别计算。
根据以上分析可以得出功耗总电容
CL总=88.852pf
动态功耗计算公式：
对于Vdd=1.8V，f=41.56MHz的信号，总功耗为：
=12.022mW
功耗小于20mW，满足设计要求
3.3延时估算
总的延时时间为格机电路的延时之和。
故本次延时估算的核心思想是先找出延时最长的路径，再分别算出每一级的延时时间，最后求和。
首先，从电路图我们可以看出延时最长的路径为：
AiBi输入经输入级，输入缓冲级，与非门，反相器，中间缓冲级，反相器，四输入与门，四输入或非门，反相器，异或门，输出缓冲级，输出级最后到达Z3
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