自动绕线机课程设计.docx
《自动绕线机课程设计.docx》由会员分享，可在线阅读，更多相关《自动绕线机课程设计.docx（15页珍藏版）》请在冰豆网上搜索。
自动绕线机课程设计
摘要．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4
引言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5
第1章设计说明．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7
1.1设计思路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7
1.2模块介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7
1.3真值表．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7
第2章VerilogHDL程序设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
2.1源程序．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
2.2原理图结构．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．14
2.3波形仿真图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．14
第3章管脚锁定及硬件连接．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15
3.1管脚锁定及硬件连接．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15
第４章总结．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16
4.1总结．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16
参考文献．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16
燕山大学课程设计评审意见表．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．17
摘要
面对当今飞速发展的电子产品市场，电子设计人员需要更加实用，快捷的EDA工具，
使用统一的集成化设计环境，改变传统设计思路，即优先考虑具体物理实现方式，而将精力集中到设计构思、方案比较和寻找最优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。
今天的EDA工具将向着功能强大、简单易学、使用方便的方向发展。
今天，电子系统和电路的集成规模越来越大，几乎不可能直接面向版图做设计，若要找出版图中的错误，更是难上加难。
将设计者的精力从繁琐的版图设计和分析中转移到设计前期的算法开发和功能验证上，这是设计综合工具要达到的目的。
高层次设计综合工具可以将低层次的硬件设计一起转换到物理级的设计，实现不同层次的不同形式的设计描述转换，通过各种综合算法实现设计目标所规定的优化设计。
引言
EDA简介
EDA（ElectronicsDesignAutomation）技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的一门新技术。
利用EDA技术进行电子系统的设计，具有以下几个特点：
①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
因此，EDA技术是现代电子设计的发展趋势。
VerilogHDL简介
VerilogHDL（HardwareDescriptionLanguage）是目前应用最为广泛的硬件描述语言之一，被IEEE采纳为STD.1364-1995和IEEESTD。
1364-2001可以进行算法级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Layout）等各个层次的电路设计和描述。
采用VerilogHDL进行电路设计与工艺性无关，这使得设计者在进行电路设计时可以不必过多考虑工艺实现的具体细节，设计者只需要利用计算机的强大功能，在EDA工具的支持下，通过VerilogHDL的描述，完成数字电路和系统的设计即可，从而提高了设计效率，降低了设计者的劳动强度。
MAX+plusII简介
MAX+plusII开发系统是美国Altera公司自行设计的CAD软件平台，是CAD的开发系统，具有易学易用的特点。
MAX+plusII的全称是MultipleArrayMatrixandProgrammableLogicUserSystem,该系统将数字电路设计集成在一个环境内，允
许多种输入方式输入设计逻辑文件，经过系统编译、综合等操作，对设计进行功能模拟，对数字电路的设计实现同步模拟分析，延时时间分析，编译，最后将编译好的电路分配到一个或多个器件中。
MAX+plusII设计电路的过程有四个阶段：
设计输入：
有多种输入方式，原理图设计输入，硬件描述语言设计输入，波形输入，底层设计输入，层次设计输入。
设计处理：
完成设计后，就要对用户编辑的文件进行编译，MAX+plusII提供了功能强大的编译器。
设计校验：
提供给用户仿真分析和定时分析的功能。
仿真的结果可在*.SCF文件中查看，并可对应输入波形检验是否与理论相符合。
定时分析主要计算器件节点间的延时。
器件编程：
将所设计的电路烧录到芯片中。
第1章设计说明
1.1设计思路
本次课题是设计绕线机，数码管计数之前，使能端为低电平，双色点阵显示GO，通过拨码开关给使能端一个高电平，数码管以1HZ的频率开始绕小圈并计数计数，同时双色点阵显示X，当计数到10时，第一组数码管保持10不变；第二组数码管以0.5HZ频率从0计数到20开始绕中圈，双色点阵显示Z，计数到20时，数码管保持20不变；第三组数码管以0.25HZ频率从0计数到30开始绕大圈，双色点阵显示D，计数到30时，数码管保持不变，绕线结束，蜂鸣器有间歇的响5s,（响5次，每次响1s然后停1s）同时双色点阵显示END，程序结束。
1.2模块介绍
3
输入信号的功能：
CLK1:
1HZ,绕小圈时的频率，蜂鸣器的频率
CLK2：
0.5HZ,绕中圈时的频率
CLK3:
0.25HZ，绕大圈时的频率
CLK4:
4096HZ,双色点阵和动态数码管的频率
CRN:
使能端，/动和复位
ROW:
双色点阵行
RA:
双色点阵列
SS：
动态数码管位选输入端
Q:
动态数码管段选输入端
FM:
蜂鸣器输入端
1.3真值表
十进制计数器真值表
CLK1
Q4Q3Q2Q1Q0
十进制数
0
00000
0
1
00001
1
2
00010
2
3
00011
3
4
00100
4
5
00101
5
6
00110
6
7
00111
7
8
01000
8
9
01001
9
10
01010
10
二十进制计数器
CLK2
Q4Q3Q2Q1Q0
二十进制数
0
00000
0
1
00001
1
2
00010
2
3
00011
3
4
00100
4
5
00101
5
6
00110
6
7
00111
7
8
01000
8
9
01001
9
10
01010
10
11
01011
11
12
01100
12
13
01101
13
14
01110
14
15
01111
15
16
10000
16
17
10001
17
18
10010
18
19
10011
19
20
10100
20
.
三十进制计数器
CLK3
Q4Q3Q2Q1Q0
三十进制数
0
00000
0
1
00001
1
2
00010
2
3
00011
3
4
00100
4
5
00101
5
6
00110
6
7
00111
7
8
01000
8
9
01001
9
10
01010
10
11
01011
11
12
01100
12
13
01101
13
14
01110
14
15
01111
15
16
10000
16
17
10001
17
18
10010
18
19
10011
19
20
10100
20
21
10101
21
22
10110
22
23
10111
23
24
11000
24
25
11001
25
26
11010
26
27
11011
27
28
11100
28
29
11101
29
30
11110
30
第二章VerilogHDL程序设计
2.1源程序
moduleraoxianji（CLK1,CLK2,CLK3,CLK4,,SS,Q,ROW,RA,FM,CRN）;
inputCLK4,CLK1,CLK2,CLK3,CRN;
output[8:
1]ROW,RA;
output[2:
0]SS;
output[6:
0]Q;
outputFM;
regFM;
reg[2:
0]SS;
reg[6:
0]Q;
reg[8:
1]ROW,RA;
reg[4:
0]Q1,Q2,Q3;
reg[2:
0]T;
reg[4:
0]M;
reg[3:
0]COUT;
always@（posedgeCLK1）//十进制计数器，CLK1=1HZ
begin
if（~CRN）Q1=5'b00000;
elseif（Q1<=9）Q1=Q1+1;
else
beginQ1=5'b01010;end
end
always@（posedgeCLK2）//二十进制计数器，CLK=0.5HZ
begin
if（~CRN）Q2=5'b00000;
elseif（Q1<5'b01010）Q2=5'b00000;
elseif（Q1==5'b01010）
begin
if（Q2<=5'b10011）Q2=Q2+1;
elseQ2=5'b10100;end
end
always@（posedgeCLK3）//三十进制计数器，CLK=0.25HZ
begin
if（~CRN）Q3=5'b00000;
elseif（Q2<5'b10100）Q3=5'b00000;
elseif（Q2==5'b10100）
begin
if（Q3<=5'b11101）Q3=Q3+1;
elseQ3=5'b11110;end
end
always@（posedgeCLK4）//双色点阵
begin
T=T+1;
if（（Q1>=5'b00001）&&（Q1<=5'b01010）&&（Q2==5'b00000））//显示X
begin
case（T）
0:
beginROW=8'b11111110;RA=8'b10000001;end
1:
beginROW=8'b11111101;RA=8'b01000010;end
2:
beginROW=8'b11111011;RA=8'b00100100;end
3:
beginROW=8'b11110111;RA=8'b00011000;end
4:
beginROW=8'b11101111;RA=8'b00011000;end
5:
beginROW=8'b11011111;RA=8'b00100100;end
6:
beginROW=8'b10111111;RA=8'b01000010;end
7:
beginROW=8'b01111111;RA=8'b10000001;end
endcase
end
elseif（Q1==5'b01010&&Q2<=5'b10100&&Q3==5'b00000）//显示Z
begin
case（T）
0:
beginROW=8'b11111110;RA=8'b11111111;end
1:
beginROW=8'b11111101;RA=8'b01000000;end
2:
beginROW=8'b11111011;RA=8'b00100000;end
3:
beginROW=8'b11110111;RA=8'b00010000;end
4:
beginROW=8'b11101111;RA=8'b00001000;end
5:
beginROW=8'b11011111;RA=8'b00000100;end
6:
beginROW=8'b10111111;RA=8'b00000010;end
7:
beginROW=8'b01111111;RA=8'b11111111;end
endcase
end
elseif（Q1==5'b01010&&Q2==5'b10100&&Q3<5'b11110）//显示D
begin
case（T）
0:
beginROW=8'b11111110;RA=8'b00001110;end
1:
beginROW=8'b11111101;RA=8'b00010010;end
2:
beginROW=8'b11111011;RA=8'b00100010;end
3:
beginROW=8'b11110111;RA=8'b01000010;end
4:
beginROW=8'b11101111;RA=8'b01000010;end
5:
beginROW=8'b11011111;RA=8'b00100010;end
6:
beginROW=8'b10111111;RA=8'b00010010;end
7:
beginROW=8'b01111111;RA=8'b00001110;end
endcase
end
elsebeginROW=8'b11111111;RA=8'b00000000;end
end
always@（posedgeCLK4）//动态数码管
begin
if（SS<=3'b100）SS=SS+1;
elseSS=3'b000;
end
always@（SS）
begin
case（SS）
1:
beginif（Q1==5'b00000）M=5'b00000;
elseif（（Q1>5'b00000）&&（Q1<=5'b01001））M=Q1;
elseM=5'b00000;end
0:
beginif（Q1==5'b01010）M=5'b00001;
elseM=5'b00000;end
3:
beginif（Q1==5'b01010&&Q2<=5'b01001）M=Q2;
elseif（（Q2>=5'b01010）&&（Q2<=5'b10011））M=Q2-5'b01010;
elseM=5'b00000;end
2:
beginif（（Q2>=5'b01010）&&（Q2<=5'b10011））M=5'b00001;
elseif（Q2==5'b10100）M=5'b00010;
elseM=5'b00000;end
5:
beginif（（Q2==5'b10100）&&（Q3<=5'b01001））M=Q3;
elseif（（Q3>=5'b01010）&&（Q3<=5'b10011））M=Q3-5'b01010;
elseif（（Q3>=5'b10100）&&（Q3<=5'b11101））M=Q3-5'b10100;
elseM=5'b00000;end
4:
beginif（（Q3>=5'b01010）&&（Q3<=5'b10011））M=5'b00001;
elseif（（Q3>=5'b10100）&&（Q3<=5'b11101））M=5'b00010;
elseif（Q3==5'b11110）M=5'b00011;
elseM=5'b00000;end
endcase
end
always@（M）
begin
case（M）
0:
Q=7'b0111111;
1:
Q=7'b0000110;
2:
Q=7'b1011011;
3:
Q=7'b1001111;
4:
Q=7'b1100110;
5:
Q=7'b1101101;
6:
Q=7'b1111101;
7:
Q=7'b0000111;
8:
Q=7'b1111111;
9:
Q=7'b1101111;
endcase
end
always@（posedgeCLK1）//蜂鸣器
begin
if（Q3<5'b11110）beginFM=0;COUT=0;end
elseif（COUT<'b0010）
beginCOUT=COUT+1;FM=1;end
elseif（COUT>='b0010&&COUT<'b0100）
beginCOUT=COUT+1;FM=0;end
elseif（COUT>='b0100&&COUT<'b0110）
beginCOUT=COUT+1;FM=1;end
elseif（COUT>='b0110&&COUT<'b1000）
beginCOUT=COUT+1;FM=0;end
elseif（COUT>='b1000&&COUT<'b1010）
beginCOUT=COUT+1;FM=1;end
elseif（COUT>=1010&&COUT<1100）
beginCOUT=COUT+1;FM=0;end
elseif（COUT>=1100&&COUT<1110）
beginCOUT=COUT+1;FM=1;end
elseFM=0;
end
endmodule
2.2原理图结构
2.3波形图仿真
第三章管脚锁定及硬件连接
3.1管脚锁定及硬件连接
输入输出端名称
扩展下载版引脚
硬件连接
输入输出端名称
扩展下载版引脚
硬件连接
CLK1
PIN74
21
SS2
PIN88
SS2
CLK2
PIN71
22
Q0
PIN86
A
CLK3
PIN69
23
Q1
PIN83
B
CLK4
PIN73
11
Q2
PIN75
C
ROW1
PIN174
ROW1
Q3
PIN85
D
ROW2
PIN176
ROW2
Q4
PIN87
E
ROW3
PIN179
ROW3
Q5
PIN89
F
ROW4
PIN189
ROW4
Q6
PIN90
G
ROW5
PIN191
ROW5
RA1
PIN197
RA1
ROW6
PIN193
ROW6
RA2
PIN195
RA2
ROW7
PIN196
ROW7
RA3
PIN192
RA3
ROW8
PIN198
ROW8
RA4
PIN190
RA4
FM
PIN38
RA5
PIN187
RA5
CRN
PIN41
RA6
PIN177
RA6
SS0
PIN93
SS0
RA7
PIN175
RA7
SS1
PIN92
SS1
RA8
PIN173
RA8
第四章总结
4.1总结
通过这次设计，初步对EDA有了一个了解，掌握了一门新的知识，锻炼了自己的能力，也使以前学的知识得到了巩固，更体会到了自己独立完成一个项目后的轻松和兴奋。
经过这次课程设计我主要学会了用VerilogHDL编写程序，并进行波形仿真，最后通过试验箱对自己设计的程序进行验证。
本次课设对我困难最大的莫过于编写程序了，由于C++语言和数电的知识不扎实，导致了我编写程序时困难重重，开始根本无从下手，后来编出的一些程序也都尽是错误，最后通过我的仔细专研和同学的帮助终于成功完成了程序的编写。
而试验箱验证程序的过程又考验了我的实际动手能力和耐心，最终我成功的验证出了我所设计的是正确的，此时我激动不已，感觉自己的付出终于得到了回报。
这次课程设计使我受益良多，不仅提高了我的学习能力，设计思考的能力，更使我克服了对新事物的恐惧心理。
感谢学校可以为我们提供这样一次提高自己的机会，另外还需要感谢陈白和郑兆兆两位老师耐心的指导与帮助，使课设能够更加顺利的完成。
参考文献
《数字电子技术基础》.阎石主编.高等教育出版社.2011年
《EDA课程设计A指导书》陈白郑兆兆周莲莲燕山大学出版社2012年
燕山大学课程设计评审意见表
指导教师评语：
①该生学习态度（认真较认真不认真）
②该生迟到、早退现象（有无）
③该生依赖他人进行设计情况（有无）
平时成绩：
100指导教师签字：
XXX
2013年1月4日
图面及其它成绩：
100
答辩小组评语：
①设计巧妙，实现设计要求，并有所创新。
②设计合理，实现设计要求。
③实现了大部分设计要求。
④没有完成设计要求，或者只实现了一小部分的设计要求。
答辩成绩：
100组长签字：
XXX
2013年1月4日
课程设计综合成绩：
100+10086
答辩小组成员签字：
XXX
2013年1月4日
升级会员 