quartus ii 中常见warning 及解决方法转载Quartus II中常见警告及解决方法转载.docx
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quartusii中常见warning及解决方法转载QuartusII中常见警告及解决方法转载
quartusii中常见warning及解决方法（转载）（QuartusII中常见警告及解决方法（转载））
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1.Foundclock-sensitive,change,during,active,clock,edge,at,time,
Reason:
vector,source,file,clocksensitivesignals（suchasdata,allowing,clearing,synchronization,loading,etc.）changesimultaneouslyontheedgeoftheclock.Aclocksensitivesignalcannotchangeattheedgeoftheclock.Theconsequenceisthattheresultisincorrect.
Measures:
editvectorsourcefile
2.Verilog,HDL,assignment,warning,at,:
truncated,value,with,size,,to,match,,size,of,target（
Reason:
inHDLdesign,thenumberoftargetsisset,suchas:
reg[4:
0]a,anddefaultto32bits,thenumberofdigitstotherightsize
Measure:
iftheresultiscorrect,itneedsnocorrection.Ifyoudon'twanttoseethiswarning,youcanchangethenumberofsettings
3.All,reachable,assignments,to,data_out（10）,assign,'0',register,removed,by,optimization
Reason:
aftertheoptimizerhasbeenoptimized,theoutputportisnolongerfunctional
4.Following9,pins,have,nothing,GND,or,VCC,driving,datain,port-changes,to,this,,connectivity,may,change,results,fitting
Reason:
ninthfeet,emptyorgroundedorconnectedtothepowersupply
Measures:
sometimestheoutputportisdefined,buttheoutputisdirectlyassignedto'0',whichwillbegroundedandassigned'1'tothepowersupply.Iftheseportsareusedinyourdesign,youcanignorethesewarning
5.Found,pins,functioning,as,undefined,clocks,and/or,memory,enables
Reason:
youhavenoconstraintinformationasthePINoftheclock.YoucansetthesettingsforthecorrespondingPIN.Mainlyreferstosomeofyourpininthecircuitplayedaroleintheclocktube,suchastheflip-flopCLKpin,andthispinhasnoclockconstraint,soQuartusIICLKasundefinedclock.
Measures:
ifCLKisnotaclock,canadd"notclock"constraint;ifitis,canbeaddedinclocksetting;insomeoftheclockrequirementsarenotveryhigh,youcanignorethiswarningormodifiedhere:
Assignments>Timinganalysissettings...Individualclocks>>.....
6.Timing,characteristics,of,device,EPM570T144C5,are,preliminary
Reason:
becauseMAXIIisarelativelynewcomponent,thetiminginQuartusIIisnotaformalversion.WaitforServicePack
Measure:
onlyaffectsQuartus'sWaveform
7.Warning:
Clock,latency,analysis,for,offsets,is,supported,for,the,current,device,family,but,is,PLL,not,enabled
Measure:
changetheoninsetting,Requirements&Option-->More,Timing,Setting-->setting-->Enable,Clock,Latency,timingtoOFF
8.Found,clock,high,time,violation,at,,NS,on,register,|counter|lpm_counter:
count1_rtl_0|dffs[11]"
Reason:
violatedthesteup/holdtime,shouldbeafterthesimulation,toseewhetherthewaveformsettingsandtheclockedgeinlinewithsteup/holdtime
Measure:
addingaregisterinthemiddlecansolvetheproblem
9.warning:
circuit,may,not,operate.detected,non-operational,,paths,clocked,by,clock,clk44,with,clock,,skew,larger,delay,than,data
Reason:
clockjitterisgreaterthandatadelay,whentheclockisveryfast,andifandotherclassesofexcessivelevelsofthisproblemwilloccur,butthisproblemismostlyinthedevice'shighestfrequencywillappear
措施：
设置-->选项-->需要定时要求和改小一些违约，如改到50mhz
10。
设计包含<号码>输入引脚（S）不驱动逻辑
原因：
输入引脚没有驱动逻辑（驱动其他引脚），所有的输入引脚需要有输入逻辑
措施：
如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动。
11。
警告：
发现时钟的时候违反了在节点上试验8.9ns时钟”。
原因：
FF中输入的请的保持时间过短
措施：
在FF中设置较高的时钟频率
12警告：
在时钟路径中发现10个节点，它们可能充当纹波和/或门控时钟——节点被分析为缓冲器，导致时钟歪斜。
原因：
如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜（斜）。
会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。
措施：
如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。
13。
预警：
时序要求未满足。
详情请参见报表窗口。
原因：
时序要求未满足，
措施：
双击编译报告-->时间分析仪-->红色部分（如时钟设置：
'clk”等）-->左键单击目录路径，查看Fmax的松弛报告再根据提示解决，有可能是程序的算法问题
14。
不能达到最小的设置和保持要求<文本>以及<号码>路径（S）。
详情请参见报表窗口。
原因：
时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关，一般是由于多时钟引起的
措施：
利用编译报告-->时间分析仪-->红色部分（如时钟保持：
'clk”等），在松弛中观察是保持时间为负值还是设置时间为负值，然后在：
分配-->编辑-->到中增加时钟名（从查找节点），任务名称中增加
和多时钟有关的多和多持有选项，如保持时间为负，可使多持有的值>多，如设为2和1。
15：
不能分析文件-文件：
///*/*QuartusII。
V失踪了
原因：
试图编译一个不存在的文件，该文件可能被改名或者删除了
措施：
不管他，没什么影响
16。
警告：
找不到输入引脚|整个|clk10m矢量源文件信号
原因：
因为你的波形仿真文件（矢量源文件）中并没有把所有的输入信号（输入引脚）加进去，对于每一个输入都需要有激励源的
17。
错误：
不能命名的逻辑功能scfifo0实例“院”功能为当前设计文件相同的名称
原因：
模块的名字和项目的名字重名了
措施：
把两个名字之一改一下，一般改模块的名字
18。
警告：
使用设计文件lpm_fifo0。
V，不指定为当前项目的设计文件，
但是，包含1个设计单位和1个单位的项目信息定义：
发现实体1：
lpm_fifo0
原因：
模块不是在本项目生成的，而是直接复制了别的项目的原理图和源程序而生成的，而不是用Quartus将文件添加进本项目
措施：
无须理会，不影响使用
19。
设备<名称>时序特征初步
原因：
目前版本的QuartusII只对该器件提供初步的时序特征分析
措施：
如果坚持用目前的器件，无须理会该警告关于进一步的时序特征分析会在后续版本的Quartus得到完善。
20、时序分析不支持锁存器作为当前选定设备家族的同步元素的分析。
原因：
用analyze_latches_as_synchronous_elements设置可以让quarutsII来分析同步锁存，但目前的器件不支持这个特性
措施：
无须理会。
时序分析可能将锁存器分析成回路。
但并不一定分析正确。
其后果可能会导致显示提醒用户：
改变设计来消除锁存器
21。
警告：
没有给输出管教指定负载电容（网友：
gucheng82提供）
原因：
没有给输出管教指定负载电容
措施：
该功能用于估算TCO和功耗，可以不理会，也可以在编辑中为相应的输出管脚指定负载电容，以消除警告
22警告：
在时钟路径中发现6个节点，它们可能充当纹波和/或门控时钟——节点被分析为缓冲器，导致时钟歪斜。
原因：
使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟
措施：
不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告
23。
警告（10268）：
VerilogHDL的信息在lcd7106。
V（63）：
总是构建包含阻塞与非阻塞赋值
原因：
一个总是模块中同时有阻塞和非阻塞的赋值
1。
发现时钟敏感的变化在有效时钟边缘时间<时间>上登记“<名称>”
原因：
矢量源文件中时钟敏感信号（如：
数据，允许端，清零，同步加载等在时钟的边缘同时变化而时钟敏感信号是）。
不能在时钟边沿变化的。
其后果为导致结果不正确。
措施：
编辑矢量源文件
2、VerilogHDL分配警告，位置>截断值与大小><数字>匹配目标的大小（<数字>
原因：
在HDL设计中对目标的位数进行了设定，如：
reg[4:
0]一；而默认为32位，将位数裁定到合适的大小
措施：
如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数
3。
所有到达作业data_out（10）为“0”，登记被优化
原因：
经过综合器优化后，输出端口已经不起作用了
4。
以下9个引脚没有GND或VCC，驱动数据端口，这个连接的变化可能改变拟合结果
原因：
第9脚，
Emptyorgroundedorconnectedtoapowersupply
Measures:
sometimestheoutputportisdefined,buttheoutputisdirectlyassignedto'0',whichwillbegroundedandassigned'1'tothepowersupply.Iftheseportsareusedinyourdesign,youcanignorethesewarning
5.Found,pins,functioning,as,undefined,clocks,and/or,memory,enables
Reason:
youhavenoconstraintinformationasthePINoftheclock.YoucansetthesettingsforthecorrespondingPIN.Mainlyreferstosomeofyourfeetinthecircuit,playedtheclocktube
FunctionssuchastheCLKpinofflip-flop,andthispinhasnoclockconstraint,soQuartusIIusesCLKasanundefinedclock.
Measures:
ifCLKisnotaclock,canadd"notclock"constraint;ifitis,canbeaddedinclocksetting;insomeoftheclockrequirementsarenotveryhigh,youcanignorethiswarningormodifiedhere:
Assignments>Timinganalysissettings...Individualclocks>>.....
NotethatinAppliestoacanonlychoosethenodeclockpin,requiredFmaxisgenerallyrequiredhighfrequencycanbe5%,nottootightortooloose.
6.Timing,characteristics,of,device,EPM570T144C5,are,preliminary
Reason:
becauseMAXIIisarelativelynewcomponent,thetiminginQuartusIIisnotaformalversion.WaitforServicePack
Measure:
onlyaffectsQuartus'sWaveform
7.Warning:
Clock,latency,analysis,for,offsets,is,supported,for,the,current,device,family,but,is,PLL,not,enabled
Measure:
changetheoninsetting,Requirements&Option-->More,Timing,Setting-->setting-->Enable,Clock,Latency,timingtoOFF
8.Found,clock,high,time,violation,at,,NS,on,register,|counter|lpm_counter:
count1_rtl_0|dffs[11]"
Reason:
violatedthesteup/holdtime,shouldbeafterthesimulation,toseewhetherthewaveformsettingsandtheclockedgeinlinewithsteup/holdtime
Measure:
addingaregisterinthemiddlecansolvetheproblem
9.warning:
circuit,may,not,operate.detected,non-operational,,paths,clocked,by,clock,clk44,with,clock,,skew,larger,delay,than,data
Reason:
clockjitterisgreaterthandatadelay,whentheclockisveryfast,andifandotherclassesofexcessivelevelsofthisproblemwilloccur,butthisproblemismostlyinthedevice'shighestfrequencywillappear
Measures:
setting-->timing,Requirements&Options-->Default,required,Fmaxchangesmaller,suchaschangeto50MHZ
10.Design,contains,,input,pin（s）,that,do,not,drive,logic
Reason:
theinputpindoesnotdrivelogic（driveotherpins）,andallinputpinsrequireinputlogic
Measure:
ifthisisintentional,ignore,andifunintentional,enterlogicaldrive
11.Warning:
Found,clock,high,time,violation,at,8.9ns,on,'TEST3.CLK',node
Reason:
thePLSinputinFFistooshorttohold
Measure:
sethigherclockfrequencyinFF
12.Warning:
Found,s,node,clock,in,paths,which,may,be,acting,ripple,and/or,gated,clocks-node（s）,analyzed,as,buffer（s）,resulting,,in,clock,skew,as
Reason:
ifyouuseCPLDwithonlyonesetofglobalclocks,anotherclockproducedbydividingtheglobalclockisusedasasignalprocessinginthewiring,whichcannotguaranteelowclockskew（SKEW）.Theclockcircuitrythatcausesworkonthisclockisunreliable,andevenwiringproblemsaredifferent.
Measures:
ifyouhaveFPGAchipswithmorethantwosetsofglobalclocks,
Youcansolvethisproblembyusingsecondglobalclocksasanotherclock.
13.Critical,Warning:
Timing,requirements,were,not,met.,See,Report,,window,for,details.
Reason:
timingrequirementsarenotmet,
DoubleclicktheCompilationReport-->TimeAnalyzer-->measures:
theredpart（suchasclocksetup:
'clk'etc.）->leftclicktoviewtheFmaxSLACKpathlist,REPORTaccordingtothepromptsolution,theremaybeaproblemalgorithmprogramorFmaxsettings
14.Warning:
Can't,find,signal,in,vector,source,file,for,,input,pin,|whole|clk10m
Reason:
atthispoint,becauseyourfilesource（vector）doesn'taddalltheinputsignals（input,pin）,youneedanincentivesourceforeachinput
15.Can't,achieve,minimum,setup,and,requirement,,along,,path（s）.See,Report,window,for,hold,details.
Reason:
timeseriesanalysisfindsthatacertainnumberofpathsviol
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