可预置时间的定时显示报警系统.docx

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可预置时间的定时显示报警系统

1设计任务描述

1.1设计题目：

可预置的显示报警系统之二

1.2设计要求

1.2.1设计目的

（1）掌握可任意预置时间的显示报警系统的构成、原理与设计方法；

（2）熟悉集成电路的使用方法。

1.2.2基本要求

（1）设计一个可预置30秒的显示报警系统；

（2）时间显示系统为按秒减法或加法计数均可；当计数到第30秒时显示的时间数字开始闪烁（闪烁频率为4Hz），直到归零为止；

（3）计数归零时发出声音报警信号并能准确地预置和清零。

1.2.3发挥部分

（1）双报警电路，（启动与到时各报警一次）；

（2）每隔5秒显示一次时间（30秒、25秒，……，0秒显示），系统能准确地预置和清零；

（3）每隔5秒显示一次时间，准确预置与清零。

2设计思路

可预置显示的报警系统，主要包含三个方面即定时、显示、报警。

一、为实现以秒为单位的定时，首先需要秒脉冲，脉冲由于受到振荡器件的限制，秒脉冲振的频率较低，很难直接产生，所以采用高频振荡电路，所以选择了555多谐振荡器产生脉冲，然后再分频，分频选择了四个74LS290做为分频器，其中要先把其连成十进制的计数器，经过四次分频由此产生秒脉冲。

二、秒脉冲产生之后，为实现定时，需要对其进行记数。

这里采用减数的方式。

选择的器件是74LS192,记数的目的两个，一是控制显示器的数字显示，二是控制报警系统。

在控制显示器的显示中，首先将其输入端接地即低电平，此时现实器显示30，然后接通电源，此时显示器开始倒计时。

三、数字显示系统中，由于数字显示系统要求每隔5秒显示一次，这里需要锁存器对计数器中出来的信号进行鉴别显示，锁存器控制端的脉冲依然由记数实现，被锁存的数据将在显示中输出。

此部分的计数器选择74161，将其接成五进制的计数器，其目的在于通过选择及锁存，使显示器每隔五秒显示一次

四、为了实现控制报警，从计数器出来的脉冲首先通过数据选择器，选择输出所选择的数据实现定时报警。

数据选择器选用的器件是74LS151进行选择，当其输出端全为零时，此时发生器就会报警。

报警电路是由一个555单稳态触发器和555定时器构成的多谐振荡器组成的。

其中单稳态触发器是控制发生器的报警时间的，555定时器构成的多谐振荡器是控制发生器报警的频率的。

首先由数据选择器输出的低电平触发555单稳态触发器，使其产生触发信号，然后进入555定时器构成的多谐振荡器的输入端，当输出低电平时，发生器开始报警。

以上即为可预置的定时显示报警系统。

3设计方框图

显示器

显示器

驱动器

驱动器

扬声器

选择器

锁存器

锁存器

计数器

计数器

分频器

振荡器

4各部分电路设计及参数计算

4.1显示器

LED数码管是目前最常用的数字显示器，可用来显示一位0～9十进制数和一个小数点,小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2～2.5V，每个发光二极管的点亮电流在5～10mA。

本电路采用两个显示器通过八个380欧姆电阻驱动，十位显示0、1、2、3，个位显示0~~~9十个数字；dp端与电阻相连后通过开关接地。

4.2译码器

该电路是由7448七段显示译码器和七段数字器BS201构成的。

7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。

其译码条件是：

LT和RBI同时等于1，而对其他输入代码则仅要求LT=1，这时候，译码器各段a～g输

出的电平是由输入BCD码决定的，并且满足显示字形的要求。

分段式数码管是利用不同发光段组合的方式显示不同数码的。

因此，为了使数码管能将数码所代表的数显示出来，必须将数码经译码器译出，然后经驱动器点亮对应的段

测试输入端，＝“0”时，译码输出全为“1”

消隐输入端，＝“0”时，译码输出全为“0”

LT锁定端，LT＝“1”时译码器处于锁定（保持）状态，译码输出保持在LT＝0时的数值，LT＝0为正常译码。

译码是编码的逆过程，是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。

4.3锁存器

锁存使用了两片74LS75锁存器来完成。

当个位接受为0或5时，锁存器的控制端LE接收低电位信号完成锁存功能，将输入的信号传送到译码器进行显示。

4.45秒锁存控制电路

根据设计要求，锁存器接收到秒脉冲信号后不能立即显示而是每隔五秒显示一次。

将计数器个位输出端的信号引出，一为0即Qabcd均引出，一为5即引出QcQa,将引出的输出信号分别用与非门相连，之后让两个与非门的输出信号通过一个或门连到锁存器的控制端LE上，OE端通过一个上拉电阻接到5伏电源上保持持续高电位。

则当计数器的个位输出为0或5时，LE端接收到低电位的信号开始锁存并将锁存的信号输入给译码器以显示数字。

其余时间虽收到信号但并不显示。

4.5计时电路

一片74192计数器个位的进位输出端与另一片十位的使能端EPET相连后可以集连成30进制的计数器，。

十位设置为三进制，将Qa和Qb端信号引出，通过一片74200（双输入与非门）接到十位计数器的清零端，当输入为0011即3时系统自动清零重新计数，预置端接高电位。

个位使能端EPET、预置端清零端分别相连后接到高电位，保持74192十进制不变。

计数器个位十位输入端Da、c、b、d分别接地，输出端与译码器7447的输入端分别相连。

时钟脉冲CP相连后接到分频电路的进位输出端上接收分频后的秒冲信号。

则在接收到秒脉冲信号后计数开始以秒为单位进行相加计时，十位为三时自动清零。

当输出信号为0或30时均能提供给报警电路低电平的信号使之触发报警。

4.6分频电路

将二-五-十进制计数器74LS290连接成十进制的计数器，将两个置九端接地，使其处于工作状态，第一片的输出信号作为第二片的输入信号，每当计数达到1010这个状态时，计数器便会自动清零，重新计数脉冲信号，其余两片的工作过程与第一片相同。

通过三个十进制计数器分频后就产生了系统所需要的秒脉冲。

4.7单双报警电路控制

由计数器的输出中通过一个与非门将十位为三、个位十位都为零时的信号通过一个或门连到555延时报警系统的信号输入端。

则当计数为三十时，向报警系统输出低电平信号，经电路震荡后变为高电平信号使扬声器工作。

同理当输出为零时，也可以提供给报警器低电平的输入信号使扬声器发声，为该电路的发挥部分单双报警。

4.8555延时报警电路

4.8.1电路分析

将555定时器的6、7脚相连接上拉电阻后接5V电源，1脚接地，4脚8脚均接高电平；5脚接两个电容后与2、6、7脚相连组成单稳态触发器；由2脚接受由计数器经单双报警选择后的输出信号控制报警。

将3脚与另外一个555定时器的4脚相连，1脚接地，2脚与6脚相连后通过电阻R2与7脚相连，再连接电阻R1后接5V电源；5脚仍连接两个电容；3脚通过一个电容与扬声器相连，扬声器一端接地。

第二个555定时器就变成了多谐振荡器，由单稳态触发器和多谐振荡器共同构成了555延时报警系统。

单稳态触发器的2脚接受到低电平的信号使单稳态触发器触发，经多谐振荡器后信号变成高电平提供给扬声器，使扬声器发声。

4.8.2参数计算

555多谐振荡器产生频率：

f=10KHZ

经4个十进制计数器分频后得到信号频率:

f

=1HZ

单稳态触发器555

（1）中，Vcc=5VC

=0.01µFC

=0.22µF

R

=4.5kΩ

R=t

=700Ω

T=t

+t

=0.7（R

+R

）C

+0.7R

C

=0.7（R

+2R

）C

因为T=

=1s

所以1=0.7（R

+2×2.4×10

）×0.22×10

R

=900K

5工作过程分析

本电路由显示器、译码器、锁存器、计数器和555延时报警系统构成。

其工作过程如下：

接通电源后，555多谐振荡器产生1兆赫兹的信号，经由四片74LS290组成的分频电路将信号分为1赫兹后连接计数器的CP脉冲控制其计数。

计数器（在本系统中设置的是十进制）进行递加计时，当递加到三十时，有控制电路产生信号使锁存器工作，锁存这一状态并触发报警器工作。

当在预置端给予一个清零信号，则系统进入初始状态。

计数器将信号输送给锁存器通过555

（1）构成单稳态触发器，由3端输出一正向脉冲给555

（2）。

555

（2）构成多谐振荡器，两片通过电阻和电容集连之后就形成555延时报警系统。

当开关S按下时，触发555

（1）的3端产生一正相脉冲，在此正相脉宽持续期，555

（2）多谐振荡。

单稳态触发器的2脚接受到低电平的信号使单稳态触发器触发，经多谐振荡器后信号变成高电平提供给扬声器，使扬声器发声。

555

（2）3端连接扬声器在获得高电平时自动发声报警。

在计数器向锁存器输送信号时，从个位引出5和0两个状态时的二进制信号通过或门相连后连接到锁存器的控制端，则当个位为5或0时锁存器开始工作，将接受到的信号锁存并且传送给译码器，由译码器进行译码后通过380欧姆的电阻驱动显示器将数字显示出来，且从零开始每五秒一显示。

将计数器的十位上的四个输出端引出接到选择器74151进行数据选择，此为第二个发挥部分。

将两片74161计数器的进位输出端与相邻的CP脉冲通过非门分别相连，使能端与清零预置端均接高电平，其中一个CP脉冲接收555多谐振荡器传送的振频率，一个进位输出端与计数器的CP脉冲相连，提供给计数器秒脉冲信号使之以秒为单位计数。

当计数器由0秒加到30秒时，提供给报警系统低电平的触发信号使之报警，此为基础部分单报警电路。

将计数器十位设置为三进制，且与清零端通过与非门相连，当十位输入为三时，系统自动的清零重新开始计数。

当个位十位输出都为0时，同样提供给报警系统一个低电平的输入信号使之报警，此为发挥部分双报警电路，将单双报警电路用一个或门同时连接到到报警系统的信号输入端控制其工作。

6元器件清单

序号

型号

说明

数量

1

74LS290

分频器

4

2

555

定时器

3

3

74LS192

计数器

2

4

74LS161

比较器

1

5

74LS151

数据选择器

2

6

74LS75

锁存器

2

7

74LS48

译码器

2

8

扬声器

发声报警

1

9

LED显示器

显示数字

1

10

电阻

30Ω700/Ω

/900MΩ/10KΩ/4.5KΩ

各1个

11

电容

0.01µF

1

13

接地信号

输入低电平

1

7主要元器件介绍

7.174LS290

74LS290为二，五，十进制计数器，它对于计数器的清零方法是借助S9

（1）、S9

（2）将计数器置9。

其具体功能详述如下：

（1）计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

（2）计数脉冲从CP2输入，QDQLQH作为输出端，为异步五进制加法计数器。

（3）若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。

（4）若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。

（5）清零、置9功能。

a）异步清零

当R0

（1）、R0

（2）均为“1”；S9

（1）、S9

（2）中有“0”时，实现异步清零功能，即QDQCQBQA=0000。

b）置9功能

当S9

（1）、S9

（2）均为“1”；R0

（1）、R0

（2）中有“0”时，实现置9功能，即QDQCQBQA=1001.

功能表：

引脚图：

7.5555

用555定时器组成单稳态触发器电路组成：

用555定时器组成单稳态触发器电路图如7.5.3图，R和C为外接定时元件，复位控制端与放电端相连并连接定时元件，置位控制端作为触发输入端。

同样，控制电压端不用外接0.01F电容。

555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。

电路没有稳态，仅存在两个暂稳态，电路亦不需要外接触发信号，利用电源通过R1、R2向C充电

以及C通过R2向放电端

放电，使电路产生振荡。

电容C在

和

之间充电和放电，从而在输出端得到一系列的矩形波。

555电路要求R1与R2均应不小于1KΩ，但两者之和应不大于3.3MΩ。

表7.5.1555定时器的功能表

输入

输出

TH

TR

R0

Q

V的状态

X

X

0

0

导通

﹥2/3VCC

﹥1/3VCC

1

0

导通

﹤2/3VCC

﹤1/3VCC

1

1

截止

﹤2/3VCC

﹥1/3VCC

1

不变

不变

1---单稳态触发器电路2---单稳态电路电压变化

图7.5.2单稳态触发器电路和单稳态电路电压变化图

如图7.5.2所示，静态时，触发输入VCC为高电平，VCC通过R对C充电，VCC上升。

当UC≧2/3VCC时，复位控制端TH﹥2/3VCC，而UI高电平使位置控制端TR﹥1/3VCC，定时器复位，Q=0，Q=1，放电管为饱和导通，C经V放电，UC迅速下降。

由于UI高电平使VCC≦2/3VCC，定时器仍保持复位，Q=0，Q=1，放电管始终保持饱和导通，C可以将电放完，UC≈0，电路处于稳态。

当触发输入UI为低电平时，置位控制端TR﹤1/3VCC，而此时UC≈0又使复位控制端TH﹤2/3VCC，则定时器置位，Q=1，Q=0，，放电管截止，电路进入暂稳态，之后，VCC通过R对C充电，UC上升。

当UC≧2/3VCC时，复位控制端TH﹥2/3VCC，而此时UI已完成触发回到高电平使置位控制端TR﹥1/3VCC，定时器又复位，Q=0，Q=1，放电管又导通，电路回到稳态。

C经V再放电，电路恢复结束。

此单稳态的暂稳态时间可按下式计算tw≈1.1RC

此电路要求输入触发脉冲宽度要小于tw，并且必须等电路恢复后方可再次触发，所以为不可重复触发电路。

7.574LS192

74LS192的功能表如下：

清零

预置

时钟

预置数据输入

输出

R

LD

CP

CP

A

B

C

D

Q

Q

Q

Q

H

X

X

X

X

X

X

X

L

L

L

L

L

L

X

X

A

B

C

D

A

B

C

D

L

H

H

X

X

X

X

加计数

L

H

H

X

X

X

X

减计数

74LS192的特点是有两个时种脉冲（计数脉冲）输入端CPU和CPD。

在RD=1的条件下，作加计数时，令CPD=1，计数脉冲从CPU输入；作减速计数时，令CPU=1，计数脉冲从CPD输入。

7.574LS161

74LS161为可预置的4位二进制同步计数器，其主要电特性的典型值如下：

在时钟脉冲出现前，即使ENP、ENT、CLEAR发

生变化，电路的功能也不受影型号FMAXPD

CT54161/CT7416132MHz305mW

CT54LS161/CT74LS16132MHz93mW

161的清除端是异步的。

当清除端CLEAR为低电平时，不管时钟

端CLOCK状态如何，即可完成清除功能。

161的预置是同步的。

当置入控制器LOAD为低电平时，在CLOCK

上升沿作用下，输出端QA－QD与数据输入端A－D相一致。

对于

54/74161，当CLOCK由低至高跳变或跳变前，如果计数控制端ENP、

ENT为高电平，则LOAD应避免由低至高电平的跳变，而54/74LS161

无此种限制。

161的计数是同步的，靠CLOCK同时加在四个触发器上而实现的。

当ENP、ENT均为高电平时，在CLOCK上升沿作用下QA－QD同时变

化，从而消除了异步计数器中出现的计数尖峰。

对于54/74161，只

有当CLOCk为高电平时，ENP、ENT才允许由高至低电平的跳变，而

54/74LS161的ENP、ENT跳变与CLOCK无关。

161有超前进位功能。

当计数溢出时，进位输出端（RCO）输出

一个高电平脉冲，其宽度为QA的高电平部分。

在不外加门电路的情况下，可级联成N位同步计数器。

对于54/74LS161，响。

管脚图：

7.574LS151

引脚图：

74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0~D7八个数据源，具有两个互补输出端，同相输出端Y和反相输出端W。

其引脚图如

输入

输出

使能

G

选择

CBA

YW

H

L

L

L

L

L

L

L

L

×××

LLL

LLH

LHL

LHH

HLL

HLH

HHL

HHH

LH

D0

D1

D2

D3

D4

D5

D6

D7

￣

7.674LS75

54S175/74S175，54LS175/74LS175三种线路结构形式。

其主

要电特性的典型值如下：

型号fmPD

54163/7416335MHz150mW

54S163/74S163110MHz300mW

54LS163/74LS16340MHz55mW

当清除端（CR）为低电平时，输出端Q为低电平。

在时钟（CP）上升沿作用下，Q与数据端（D）相一致。

当CP为高电平或低电平时，D对Q没有影响。

引出端符号

CP时钟输入端（上升沿有效）

CR清除端（低电平有效）

1D～4D数据输入端

1Q～4Q输出端

1Q～4Q互补输出端

引脚图：

功能表：

7.774LS48

    7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。

该集成显示译码器设有多个辅助控制端，以增强器件的功能。

7448的功能表如表5.3.4所示，它有3个辅助控制端LT、RBI、BI/RBO,现简要说明如下：

    1.灭灯输入BI/RBO

 BI/RBO是特殊控制端，有时作为输入，有时作为输出。

当BI/RBO作输入使用且BI＝0时，无论其它输入端是什么电平，所有各段输入a～g均为0，所以字形熄灭。

    2.试灯输入LT

 当LT＝0时，BI/RBO是输出端，且RBO＝1，此时无论其它输入端是什么状态，所有各段输出a～g均为1,显示字形8。

该输入端常用于检查7488本身及显示器的好坏

功能表：

逻辑图：

小结

时光飞逝，为期一周的课程设计已经结束了。

这次课程设计是一次脑力兼体力的实训。

经历了这一周的励练，人瘦了，心碎了，虽然如此，但感觉实训周的每天过的都很充实而紧凑。

虽然说我们已经在课堂上学习了数字电子，可真正动手设计还根本没有尝试过。

初次拿到设计的题目时心里既激动又惆怅。

激动的是我终于可以把自己所学的知识应用到实践中来了，惆怅的是看着题目心里一片茫然。

为了很好的做好这次课程设计，之前我就在图书馆查找相关资料，并且去网上搜索了解更全面的相关信息。

有了这前期的准备后心里逐渐有了底。

设计开始后，在老师的指导以及与同组同学的讨论下，我有了自己的设计思路，然后就是围绕思路绘出设计的方框图，方框图仅仅只是设计思路一个体现。

在与同组人的讨论中，我们都意识到了自己的不足，突然之间明白了书到用时方恨少这句话的含义。

所以在原理图的绘制中，电子这本教材几乎都被我翻烂了，最后在老师的纠正和指导下，我的设计思路基本完善了，也指出的我原理图中的缺点和不足。

接下来就是根据方框图选择芯片并了解各器件的功能，通过查阅资料我逐渐了解并熟悉掌握了所需器件的功能。

经过老师的审核以及指正后，按照原理图最终完成了接线图。

看着那由自己完成的复杂的接线图，心中是感慨万千！

想想自己从懵懂到彻底弄明白整个设计图的过程，望着那错综复杂的接线，终于感受到了知识的力量，也明白了理论与实践的结合是多么不易。

“学，然后知不足”，古人的话语此刻足以说明我的心境。

完成接线图后就答辩，由于自己准备比较充分，答辩时也觉得胸有成竹，但由于疏忽了细节方面的问题，在一个问题上出了错，其余两个问题回答的还不错。

这也让我体会到了无论在什么时候都要保持一颗平常心，都要注意一谨小慎微的事，切不可粗心大意掉以轻心！

经历了这一周近乎涅磐般的洗礼，从电子设计到计算机操作，从理论分析到实际绘图，从懵懂到大悟…

困境不言弃，逆境求生存！

这是我最深的体会。

在一次次的橡皮与纸的摩擦声中，似乎在说“没有吃不了的苦，只有享不了的福”；在一次次的线条与器件的连接以及同组的相互讨论中，仿佛听到了“一根筷子轻轻折就断，十根筷子折也折不断”的声音。

这周的实训似乎让我突然之间又成长了许多、许多…

致谢

在这里首先感谢本次设计的指导老师——张玉梅老师，她一直耐心的对我们错漏百出的电路图进行细心的修改，每天陪着我们一起对电路做出修正改造，解答我们在设计过程中遇到的各种疑难问题是我们能更好的了解电子设计的方法步骤，让我们可以少走许多弯路，节省了宝贵的期末复习时间。

其次要感谢本次设计中本组的组员同学，能够及时指出我在设计电路过程中出现的问题，并且一起讨论更好的解决方法，在我遇到难题的时候细心的为我寻找答案，通知我每天下达的新任务帮助我一起完成，团体的合作力量是最强大的，它可以集思广益寻找最好的方法。

还有感谢出版关于数字电子设计方面书刊的作者和出版社，大量的资料查找是我设计成功的必要条件，发挥各家所长，去粗取精，借鉴他人的好方法来完善自己的电路也避免了入门时候的彷徨和不知所措。

最后要感谢沈阳工程学院的各级领导，给我们这样一个机会展示自己所学，发挥所长，在实践中巩固理论知识，用理论完善实践，综合各门学识，首次尝试自己独立的完成一项设计题目，充实了期末原本焦躁不安的生活，使我们的大学生活充实而丰富，在求学道路上画下了精彩的一笔。

通过这次设计，在很高程度上弥补了我们的理论知识的不足，通过设计进一步巩固了我们的理论知识，让我们学的更扎实，对数字电子的认识更加形象。

总之，这次实习带给我很大的收获，再一次感谢学校给我们一个展现自己设计才能的机会，这对我们以后的工作和学习都奠定了良好的基础。

参考文献

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[5]徐丽香.数字电子技术.北京.电子工业出版社.2006年9月

[6]李忠国.数字电子技能培训.北京.人民邮电出版社.2006年1月

[7]张惠敏.数字电子技术.北京.化学工业出版社.2002年7月

附录A1逻辑电路图