111《EDA工具手册》约束管理器分册2.docx

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111《EDA工具手册》约束管理器分册2

第1章在原理图和PCB之间同步约束

本章学习如何同步从原理图中获取的约束或者从PCB中获取的约束。

主要内容如下：

∙传送电子约束从原理图到PCB

∙传送电子约束从PCB到原理图

∙在原理图中重写电子约束加到板上，或者反过来

∙仅传送变更的电子约束从原理图到PCB或者反过来

1.1从原理图中输出约束

一旦完成原理图设计并加了所有的约束，可以传送逻辑到PCBDesign板，当创建了PCB板，电子约束也可以传递给PCB。

下面就打包一个设计并创建一个PCB文件，此板文件将包含在原理图中添加的所有的约束。

从原理图中输出约束

1.点击ConceptHDL窗口，选择【File】/【ExportPhysical】，出现【ExportPhysical】对话框。

2.确认选择了【PackageDesign】选项，注意如果原理图中加了新的约束，一定要打包设计，以便约束传递到相关的板。

3.选择【UpdateAllegroBoard（Netrev）】选项。

4.在【OutputBoardFile】栏输入“my_board”。

5.点击

按钮。

6.点击

按钮，不查看报告。

1.2在PCBDesign中查看和添加约束

约束管理器是与ConceptHDL和PCBDesign集成在一起的。

PCB工程师可以在PCBDesign中启动约束管理器来查看原理图中获取的约束，除了查看，还可以进行以下工作：

∙在PCB中获取相关的布局和走线的约束

∙万一发现约束与板上的走线情况不一致时，更新原理图中获取的约束

∙分析不同约束的值

∙输出分析结果，原理图设计者可以在约束管理器中查看有没有冲突

下面将在PCBDesign中启动约束管理器，查看网络RESETL的约束，编辑此网络的MinFirstSwitch约束，并增加MaxXtalk约束在网络上，并将分析这个约束和输出结果。

在PCBDesign中查看和添加约束

7.点击【ProjectManager】界面，点击Layout图标，进入PCBDesign界面。

8.选择【Setup】/【ElectricalConstraintSpreadsheet】命令，启动约束管理器，注意标题是连接到PCB。

9.在【Net】工作簿，双击【Timing】，打开【Switch/SettleDelays】查找网络RESETL并查看网络属性。

10.改变【MinFirstSwitch】的【Min】值为“0.2500：

0.2900”。

11.双击【SignalIntegrity】，打开【EstimatedXtalk】工作表，查找网络RESETL。

12.在【Xtalk】的【Max】输入“30:

30”。

13.回到PCBDesign窗口，选择【File】/【Save】命令。

14.点击

按钮，确认覆盖原文件。

15.在约束管理器中，选择【Analyze】/【Analyze】命令，查看是否有冲突发生。

16.选择【File】/【Export】/【Analysisresults】。

17.点击

按钮。

1.3在原理图中导入并查看约束

在PCB上添加的约束也要导入原理图中，这就需要保持原理图的逻辑和物理设计同步。

可以通过原理图的导入功能来实现物理信息传递到原理中。

下面将从原理图中启动导入对话框，导入物理设计信息。

并在原理图中查看导入的约束信息。

在原理图中导入和查看约束

18.点击原理图窗口，选择【File】/【ImportPhysical】。

19.选择【GenerateFeedbackFiles】选项。

注意板文件为my_board.brd，将要从此文件中读入约束。

20.确认选择了【BackannotateSchematic】选项。

21.点击

按钮。

22.点击

按钮。

23.选择【Tools】/【ExpandDesign】命令。

24.在设计ps0的第1页找到网络RESETL。

25.选择【Text】/【Attributes】，并点击网络RESETL，弹出【Attributes】对话框，请见图7-1。

图7-1【Attributes】对话框

26.将属性MAX_XTALK设置为显示。

27.点击

按钮。

28.选择【Tools】/【Constraints】/【UpdateSchematic】命令。

29.点击

按钮，确认保存。

30.放大网络RESETL约束显示区域，请见图7-2。

图7-2网络RESETL约束显示

1.4在PCB和原理图之间同步约束的两种模式

以下情况很可能发生，在PCB已经创建之后已经附带这所有的约束，可能原理图约束有改动，而同时PCB上的约束也有改动，这时原理图和PCB就没有保持同步。

可以使用下面两种模式传递变更：

∙重写当前的约束

当从原理图传递变更到PCB，设计同步会用原理图中的约束将PCB文件中的电子约束全部重写。

相似的，当从PCB传递到原理图，设计同步会用PCB中的约束重写原理图中的约束。

∙仅传递变更的约束

当从原理图传递变更到PCB，设计同步仅重写PCB中上次传递之后原理图中变更的约束。

相似的，当从PCB传递到原理图，设计同步仅重写原理图中上次传递之后PCB中变更的约束。

1.4.1用原理图中的约束重写PCB中的约束

在PCBDesign中启动约束管理器增加网络CLK的MinFirstSwitch约束，然后将变更原理图中约束管理器的下列约束：

∙删除MinNoiseMargin

∙改变MaxOvershoot

∙增加MaxXtalk

下面将重写原理图中的变更到PCB中。

用原理图中的约束重写PCB中的约束

31.在PCBDesign界面启动约束管理器。

32.打开【Switch/SettleDelays】工作表，在网络CLK的【MinFirstSwitch】栏的【Min】输入“0.24:

0.24”。

33.在约束管理器中选择【File】/【Export】/【Analysisresults】。

34.点击PCBDesign窗口，选择【File】/【Save】。

35.点击

覆盖保存。

36.选择【File】/【Exit】退出PCBDesign。

37.进入ConceptHDL界面，启动约束管理器。

38.选择【File】/【Import】/【Analysisresults】命令，启动【ImportActuals】对话框。

39.双击“my_board.acf”，在PCBDesign中的分析结果被导入。

40.打开【Reflection】工作表，针对网络CLK做如下修改：

（1）更改【Overshoot】栏【Max】值为“5200:

-600”。

（2）删除【NoiseMargin】栏【Min】值。

41.打开【EstimatedXTalk】工作表，针对网络CLK设置【XTalk】栏【Max】为“26:

25”。

42.选择【File】/【Save】。

43.回到ConceptHDL界面，选择【File】/【Save】。

44.选择【File】/【ExportPhysical】，启动【ExportPhysical】对话框。

45.在【ElectricalConstraints】栏选择【Overwritecurrentconstraints】选项，请见图7-3。

图7-3【ExportPhysical】对话框设置

46.点击

按钮。

47.点击

按钮。

48.启动PCBDesign，选择【Setup】/【ElectricalConstraintSpreadsheet】命令。

49.打开【Reflection】工作表查看，可以看到。

【Overshoot】栏【Max】值已经更改为“5200:

-600”，并删除【NoiseMargin】栏【Min】值。

请见图7-4。

图7-4【Reflection】工作表已经被更改

50.打开【EstimatedXTalk】工作表，查看网络CLK【XTalk】栏【Max】为“26:

25”已经被设置。

51.打开【Switch/SettleDelays】工作表，之前在PCBDesign中添加的网络CLK的【MinFirstSwitch】栏的【Min】的“0.24:

0.24”的值已经被删除了，因为此值在原理图中并不存在。

∙控制约束管理器中的对象如何继承约束信息

选择【Tools】/【Option】，打开【Options】对话框，请见图7-5。

图7-5【Options】对话框

∙Automatictopologyupdate－缺省是选择的。

当设计变更或者最初参考约束时，控制应用拓扑相关的约束。

当选择时，约束管理器随着设计变更会更新约束，当不选择时，需要执行【Tools】/【UpdateTopology】来更新变更。

如果从不选择变为选择，约束管理器提示一个确认信息用更新的拓扑来更新网络的信息。

什么时候不希望自动更新呢，当设计变更频繁时和参考比较复杂的ECSets时。

∙Overwriteexistingconstraints－缺省是不选择的。

控制当重新应用ECSet时，ECSet中的约束只是否覆盖已经存在的网络的相关约束。

当使用【Audit】/【TopologyTemplates】命令移植14.0的设计时，一定要选择Overwriteexistingconstraints。

这将确保14.0的拓扑样本被覆盖。

∙Ripupetchwhenmappingtopology－缺省是不选择的。

控制当ECSet重新应用和网络的schedule变更时是否走线和过孔会被移走。

1.4.2在原理图中导入PCB中变更的约束

在PCBDesign中启动约束管理器变更约束管理器的下列约束：

∙改变MinFirstSwitch

∙删除MaxFinalSettle

∙增加MaxOvershoot

下面将变更到PCB的约束导入原理图中。

在原理图中导入PCB中变更的约束

52.在PCBDesign界面，打开约束管理器。

53.打开【Switch/SettleDelays】工作表，针对网络RESETL改变【MinFirstSwitch】栏的【Min】的“0.25:

0.26”，删除【MaxFinalSettle】栏的【Max】值。

54.打开【Reflection】工作表，针对网络RESETL更改【Overshoot】栏【Max】值为“5200:

-600”。

55.回到PCBDesign界面，选择【File】/【Save】。

56.点击

覆盖保存文件。

57.回到ConceptHDL界面，选择【File】/【ImportPhysical】命令，启动【ImportPhysical】对话框。

58.在【Electricalconstraints】栏，选择【Importchangesonly】选项，请见图7-5。

选择此选项，设计同步会仅导入在PCBDesign中电子约束变更的部分。

图7-5【ImportPhysical】对话框

59.点击

按钮。

60.点击

按钮。

61.选择【Tools】/【Constraints】/【UpdateSchematic】命令。

62.选择【Text】/【Attributes】，然后点击网络RESETL，启动属性对话框，请见图7-6。

查看属性，MIN_FIRST_SWITCH已经变更，增加了MAX_OVERSHOOT约束，而MAX_FINAL_SETTLE仅有占位符。

图7-6属性对话框

63.点击

按钮。

第2章约束分析

约束管理器有两种方法分析设计中的约束：

∙设计规则检查

实时设计规则检测是针对routing工作表中的约束，与布局布线做比较结果返回给工作表。

如果发生设计规则冲突，约束管理器中相应的单元格显示就会变成红色，此外也会在layout中以蝴蝶结标识出冲突的位置。

约束管理器有三种模式的设计规则检查。

可以用约束模式对话框的DRC控制（【Analyze】/【AnalysisMode】），也可以指定分析设置，DRC模式和输出期望的报告。

这些将在以后的章节详细介绍。

∙仿真分析

仿真分析是针对Signalintegrity和timing工作表的。

比较计算值和约束值分析结果返回工作表单元格。

Margin是差值，Actual是实际值。

分析仿真基础的约束，一定要运行在PCBDesign或者PCBSI。

2.1查看工作表单元格和对象

因为设计的复杂度越来越高，设计中的对象也是越来越多，相应的ECSets的数量也越来越多，约束管理器提供了一些简单的方法改变视图，从而容易的找到关注的对象。

任务

命令

行动

定位一个object，一个result或者一个ECSet

【Edit】/【Find】

查找指定的object

可以按照如下内容过滤：

●Matchwholewordonly

●Expandhierarchy

可以点击

或者按F3查找下一个。

【Edit】/【Gotosource】

定位拥有ECSet的上一级对象，比如总线中的一位继承了总线的ECSet，则总线就是parentobject。

【View】/【Options】/【RowNumbers】

在工作表中显示出行号。

【Objects】/【Filter】

选择显示或者隐藏工作表中的下列对象：

●net

●Xnet

●Pin-pair

●Results

●Diffpair

●Bus

●Matchgroup

控制工作表或者对象的层次

【Objects】/【Expand/Collapse】或者使用+或者-

扩展或者折叠工作表

最差的结果显示在折叠的对象。

【View】/【ShowAllRows】

扩展或者折叠所有的工作表

工作在列

【Column】/【Sort】或者双击列的表头

排列对象或者约束的顺序

【View】/【Hide/ShowColumn】

Resize

调整列的宽度

比较单元格

【Window】/【Tile】

比较两个或者更多不同的工作表中的单元格。

【Window】/【NewWindow】

比较同一个工作表中的单元格。

2.2定制约束、定制测量和定制激励

约束管理器支持定制约束、定制测量和定制激励。

如果没有约束管理器，只能从PCB提取网络，然后在SigXplorer中定义定制约束、定制测量和定制激励，每次都要做这些工作很可能会发生错误或者很厌烦。

因为约束管理器可以对PCB上所有的网络进行全局的查看，所以应用定制约束、定制测量和定制激励是很简单的。

不用在约束管理器中定义定制约束、定制测量和定制激励，仅仅指定、管理和分析它们。

在SigXplorer中定义定制约束、定制测量和定制激励，然后保存位拓扑文件然后作为一个ECSet导入约束管理器或者刷新当前的ECSet参考。

任何参考ECSet的网络相关的对象都会继承ECSet中定制约束、定制测量和定制激励数据。

2.2.1定制约束

除了预先定义的约束，约束管理器也支持用户定义的属性和约束定制测量。

2.2.1.1用户定义的属性

可以使用用户定义的属性来获取对象的特性。

约束管理器不能完成这些属性的设计规则检查或者分析。

可以在PCBDesign，PCBSI中使用【Setup】/【PropertyDefinitions】命令来定义属性，也可以在SigXplorer中使用【Set】/【Constraints】/【User-Defined】来定义属性，现在也可以直接在约束管理器中直接定义属性。

对于约束管理器去显示或者报告用户定义的属性，一定要用【Column】/【Add】命令在Net相关的工作表中增加一列，并从对话框中选择期望的属性。

约束管理器加一列在工作表的最右边并以属性名称作为列的标签。

没有Actual和Margin与用户定义的属性相关联。

此外，属性显示在ECSet文件夹的AllConstraints工作薄中请见图8-1。

2.2.1.2约束的定制测量

可以使用定制的测量和定制的激励指定自己的约束，这些约束不同于约束管理器中用户定义的属性，它可以通过设计规则检查和分析校验。

可以在SigXplorer中使用表达式编辑器用定义非约束的定制测量的方法来创建约束的定制测量。

当选择None作为约束类型时，SigXplorer创建非约束的定制测量。

当选择minimum、maximum、min-max或者target:

tolerance作为约束类型时，SigXplorer创建约束的定制测量，实际上时用户定义的约束。

第3章SchedulingNets

－网络中的节点排序

3.1SchedulingNets

可以使用PCBDesign和约束管理器将schedule应用于多个网络。

在这一节中将根据图8-1重新调整网络A3的节点顺序，并使用约束管理器将拓扑传递给相似的网络。

图9-1简单的网络节点排序

网络中的节点排序

64.启动PCBDesign打开文件lesson1.brd。

65.选择【Display】/【BlankRats】/【All】，隐藏所有网络鼠线。

66.选择【Setup】/【ElectricalConstraintSpreadsheet】启动约束管理器，点击

按钮。

67.选择【Net】文件夹【Routing】工作簿下面的【Wiring】工作表，请见图9-2。

图9-2选择【Wiring】工作表

68.回到PCBDesign界面，选择【Display】/【ShowRats】/【Net】。

69.回到约束管理器，右键点击【Objects】栏下面的网络A3，在弹出的菜单选择【select】命令。

70.回到PCBDesign界面，查看网络A3的鼠线已经显示出来，右键点击在弹出的菜单选择【Done】。

下面将完成网络节点的重新排序，请见图9-3是排序前和重新排序后的网络鼠线。

图9-3排序前和重新排序后的网络鼠线

71.选择【Logic】/【NetSchedule】。

72.点击J1的pin64，移动鼠标，鼠线附在鼠标上。

73.点击U2的pin52。

74.点击U18的pin10。

75.再点击U2的pin52。

76.右键点击在弹出的菜单选择【InsertT】命令。

77.点击加上T-point。

78.点击U14的pin8。

79.点击T-point。

80.点击U15的pin8。

81.右键点击在弹出的菜单选择【Done】命令。

下面开始创建一个ECSet以便将此网络排序应用到相似的网络。

82.回到约束管理器界面，注意网络A3的topologyschedule已经被定义为“UserDefined”，并显示为蓝色。

83.右键点击网络A3选择【Creat】/【ElectricalCSet】命令，在弹出的菜单选择【Creat】/【ElectricalCSet】命令，出现了【CreatElectricalCSet】对话框。

84.确认选择了【CopyConstraintsFrom:

】选项，输入ECSet名“a_constraints”，点击

按钮。

新创建的ECSet继承了网络A3的信息。

85.选择网络A2～A23，右键点击在弹出的菜单选择【ElectricalCsetReferences】。

出现【ElectricalCsetReferences】对话框。

86.在下拉菜单选择“a_constraints”，点击

按钮。

出现【ElectricalCsetApplyInformation】对话框。

87.查看报告文件，网络A16到A23都有error，网络的管脚数量与ECSet的管脚数不匹配。

点击

按钮，关闭报告。

请见图9-4。

图9-4约束显示

88.注意网络A16到A23对应的【ReferencedElectricalCSet】都是红色显示的，将鼠标放在网络A16对应的【ReferencedElectricalCSet】栏，查看状态栏显示信息。

89.右键点击网络A16对应的【ReferencedElectricalCSet】栏，在弹出的菜单选择【AuditElectricalCSet】，查看报告，点击

按钮，关闭报告。

90.注意查看网络A3的【Schedule】的信息为“UserDefined”。

因为网络A16~A23不能映射ECSet的schedule，下面将参考的ECSet去掉。

91.选择网络A16~A23的【ReferencedElectricalCSet】栏，点击右键在弹出的菜单选择【Clear】。

注意：

约束管理器中网络A2~A15的【Actual】和【Margin】栏是黄色的，暗示着不对当前的设置做分析。

有些约束（信号完整性和时序）需要仿真来计算【Actual】值。

当【Actual】值被计算并返回工作表，此值与指定的约束值做比较，差值显示在【Margin】栏。

其他的约束比如topologyschedule简单的生成一个pass/fail状态。

92.移动鼠标放在网络A2~A15的【Actual】栏，查看状态栏显示“DRCanalysismodeisnoton”。

选择【Analyze】/【AnalysisModes】命令，出现【AnnlysisMode】对话框。

93.选择【Stublength/Net】选项“On”，确认选择了【on-lineDRC】。

94.点击

按钮。

95.右键点击【Topology】的【Actual】栏，在弹出的菜单选择【Analyze】命令分析拓扑。

查看此栏显示依然为黄色。

96.将鼠标放在黄色区域，观察状态栏显示“‘Verifyschedule’isnotsetto‘YES’”。

可以用几种方法将【VerifySchedule】栏设置为“YES”。

Net-by-net－即每次点击一个网络的【VerifySchedule】栏，在下拉列表选择“YES”。

Byrange－即一次选中很多网络，然后点击网络的【VerifySchedule】栏，在下拉列表选择“YES”。

Byobjectgrouping－先创建一个“bus”然后点击网络的【VerifySchedule】栏，在下拉列表选择“YES”。

AlteranECSet－在【ElectricalConstraintSet】文件夹的【AllConstraints】工作薄，点击ECSet的【VerifySchedule】栏选择“YES”。

所有的参考此ECSet的网络都会继承这个信息并更新。

97.按照上述第4个方法将【VerifySchedule】栏选择“YES”。

查看约束管理器【Net】文件夹下面的网络A2~A15的显示已经有分析的结果。

请见图9-5。

图9-5分析结果

3.2SchedulingNets-Revisi