EDA数字秒表设计.docx
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EDA数字秒表设计
电子设计自动化大作业
题目：
数字秒表设计
学院：
信息科学与工程学院
班级：
通信12-2班
姓名：
古再丽努尔.艾则孜
学号：
20111302428
内容摘要
应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。
我们尝试利用VHDL为开发工具设计数字秒表。
秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、12500的分频器、数据选择器、和显示译码器等组成。
在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。
秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。
开关设置秒表报警器，每10秒钟，蜂鸣器鸣响1声，发光二极管闪烁。
当计时达60分钟后，蜂鸣器鸣响10声。
关键词：
VHDL、数据选择器、计数器、显示器
一、系统组成框图……………………………………………………5
二、各模块原理及其程序……………………………………………5
1、六进制计数器……………………………………………………6
2、十进制计数器…………………………………………………6
3、蜂鸣器………………………………………………………7
4、译码器…………………………………………………………8
5、控制器…………………………………………………………9
三、系统仿真………………………………………………………10
1、六进制计数器…………………………………………………10
2、十进制计数器…………………………………………………10
3、蜂鸣器………………………………………………………10
4、译码器………………………………………………………10
5、控制器………………………………………………………10
四、心得体会……………………………………………………11
设计过程
一．系统组成框图
二．各模块及的原理及其程序
（1）六进制计数器
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycount6is
port（clk,clr,start:
instd_logic;
daout:
outstd_logic_vector（3downto0）;
cout:
outstd_logic）;
endcount6;
architecturebehaveofcount6is
signaltemp:
std_logic_vector（3downto0）;
begin
process（clk,clr）
begin
ifclr='1'thentemp<="0000";
cout<='0';
elsifclk'eventandclk='1'then
ifstart='1'then
iftemp>="0101"thentemp<="0000";
cout<='1';
elsetemp<=temp+1;cout<='0';
endif;
endif;
endif;
endprocess;
daout<=temp;
endbehave;
（2）十进制计数器
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
useieee.std_logic_arith.all;
entitycount10is
port（clr,start,clk:
instd_logic;
cout:
outstd_logic;
daout:
bufferstd_logic_vector（3downto0））;
endcount10;
architecturebehaveofcount10is
begin
process（clr,start,clk）
begin
ifclr='1'thendaout<="0000";
elsif（clk'eventandclk='1'）then
ifstart='1'then
ifdaout="1001"thendaout<="0000";cout<='1';
elsedaout<=daout+1;cout<='0';
endif;
endif;
endif;
endprocess;
endbehave;
（3）蜂鸣器
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityalarmis
port（clk,I:
instd_logic;
q:
outstd_logic）;
endalarm;
architecturearofalarmis
signaln:
integerrange0to20;
signalq0:
std_logic;
begin
process（clk）
begin
ifclk'eventandclk='1'
then
ifi='0'thenq0<='0';
n<=0;
elsifn<=19andi='1'then
q0<=notq0;
n<=n+1;
elseq0<='0';
endif;
endif;
endprocess;
q<=q0;
endar;
（4）译码器
libraryieee;
useieee.std_logic_1164.all;
entitydeledis
port（num:
instd_logic_vector（3downto0）;
led:
outstd_logic_vector（6downto0））;
enddeled;
architectureaofdeledis
begin
process（num）
begin
casenumis
when"0000"=>led<="0111111";
when"0001"=>led<="0000110";
when"0010"=>led<="1011011";
when"0011"=>led<="1001111";
when"0100"=>led<="1100110";
when"0101"=>led<="1101101";
when"0110"=>led<="1111101";
when"0111"=>led<="0100111";
when"1000"=>led<="1111111";
when"1001"=>led<="1101111";
whenothers=>led<="0000000";
endcase;
endprocess;
enda;
（5）控制器
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityseltimeis
port（clr,clk:
inbit;
dain0,dain1,dain2,dain3,dain4,dain5:
instd_logic_vector（3downto0）;
sel:
outstd_logic_vector（2downto0）;
daout:
outstd_logic_vector（3downto0））;
endseltime;
architectureaofseltimeis
signaltemp:
integerrange0to5;
begin
process（clk）
begin
if（clr='1'）then
daout<="0000";
sel<="000";
temp<=0;
elsif（clk='1'andclk'event）then
iftemp=5thentemp<=0;
elsetemp<=temp+1;
endif;
casetempis
when0=>sel<="000";daout<=dain0;
when1=>sel<="001";daout<=dain1;
when2=>sel<="010";daout<=dain2;
when3=>sel<="011";daout<=dain3;
when4=>sel<="100";daout<=dain4;
when5=>sel<="101";daout<=dain5;
endcase;
endif;
endprocess;
enda;
三．系统仿真
（1）六进制
（2）十进制
（3）蜂鸣器
（4）译码器
（5）控制器
四．心得体会
开始做设计时总是会犯一些错误，只有经过不停的改错不停的编译才能得到正确的程序。
在编程时，我充分使用了结构化的思想，这样程序检查起来也比较方便，调试时也给了我很大方便，只要一个模块一个模块的进行调就可以了，充分体现了结构化编程的优势。
在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。
在应用VHDL的过程中让我真正领会到了其并行运行与其他软件顺序执行的差别及其在电路设计上的优越性。
用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法在数字系统设计中发挥越来越重要的作用。
新疆大学课程论文（设计）、学年论文评分表
题目
数字秒表设计
作者
古再丽努尔艾则孜
专业年级
通信12-2班
指导教师
努尔比亚老师
指导教师评语及
评分建议
指导教师：
年月日
院
（部）
或
教
研
室
意
见
学院或教研室主任：
年月日
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