基于DSP的无线时钟同步系统设计.docx

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基于DSP的无线时钟同步系统设计

华北理工大学轻工学院

QINGGONGCOLLEGE，NORTHCHINANIVERSITYOFSCIENCEANDTECHNOLOGY

设计说明书

课程名称：

DSP原理与应用

设计题目：

基于DSP的无线时钟同步系统设计

姓名：

学号：

专业班级：

14物联网1班

学院：

电气信息学院

指导教师：

2017年11月28日

1、课题来源

时钟同步在故障点检修的电力系统，按时间计费的通信系统，高实时性的工业控制系统都起到至关重要的作用。

时钟同步的方法很多，应用最广的当属国际电气和电子工程师协会（IEEE）为时钟同步专门提出的IEEE1588协议（又称精确时间协议（PrecisionTimeProtocol）。

它是一个能够在控制系统中实现高精度时钟同步的协议，集成了多项技术，能够使时钟系统中各类不同精度、分辨率和稳定性的时钟同步起来。

该协议的应用基于网络，可以在占用最少的网络和局部计算资源的情况下，实现亚微秒级同步精度。

本文设计并实现了一种基于DSP的时钟同步方法，不受网络限制，同步算法直指时钟模块的心脏一一晶振。

由于受温度、湿度、电磁干扰、机械振动与冲击、电源波动等因素的影响，晶振存在标称值与实际值不吻合的现象，从而导致了走时偏差。

本文设计的时钟同步系统有效的修正了走时偏差，并实现时钟同步精度在±4μs级别。

系统的时钟模块的主控制芯片都是采用DSP微处理器C2000系列中的TMS320F28335双精度浮点型芯片。

F28335是一款高性能芯片，具有强大的控制和信号处理能力，能够实现复杂的控制算法，所以对本设计来说非常的适用。

系统采用一个时钟源模块和多个被校钟模块，模块之间实现无线校时通信。

时钟源模块采用20MHz恒温晶振，为了方便对比，三个被校钟模块分别采用lOMHz,20MHz,26MHz的恒温晶振。

时钟源模块通过无线通信模块定期发送校时信号，被校钟模块根据接收的校时信号，计算跑时误差并采用自适应控制算法实现定时器的时间常数修正，从而达到时钟同步。

2、设计原理

1、系统总体设计

（1）总体设计

论文主要的工作是完成整个时钟同步系统的设计，是一个从想法到现实的过程。

在设计上，从硬件到软件，再到实物测试、数据处理分析，最终完成了整个系统的设计，并完成了指定的性能指标。

如下:

①主要是引出时钟同步的概念，以及对时钟同步的发展进行简要概述，并提出了基于DSP的自适应时钟同步系统。

②对时钟同步系统整体的系统硬件构造进行简要概述，并对针对系统硬件，在众多智能控制算法中选择自适应控制算法做了解释，同时分析了该系统实现所面临的重点难点。

③详细介绍了自适应控制系统的相关内容。

通过分类介绍自适应控制算法的应用与实现，从中选择自校正控制作为时钟同步系统的核心算法，并详细说明了时钟同步系统算法的具体实现过程。

④就时钟同步系统的硬件做了详细的说明，从F28335定时器与相关接口的工作原理，到NRF24L01+无线通信模块的工作原理与实现办法，具体说明了硬件设计的各个模块。

⑤就时钟同步系统的软件做详细的说明，分块具体阐述。

⑥对整个时钟同步系统的实物测试做了简要说明，并对记录的性能指标数据进行定性的分析，并在最后对时钟同步的校时误差进行理论分析。

（2）设计原理

图1总体原理图

2、硬件设计

（1）最小系统板的供电电路，由于F28335芯片的内核工作电压与外设工作电压不同，故分别将SV电压转成内核电压1.9V以及外设工作电压3.3V。

由于整个最小系统在应用的时候会牵涉到数字电路以及模拟电路，故把1.9V和3.3V电源分别隔开成A1.9V，D1.9V和A3.3V，D3.3V。

图2最小系统板的供电电路

（2）图3F28335的JTAG接口以及外部晶振接法，其实论文讲述的时钟同步系统的时钟源模块以及被校时钟模块都采用了有源恒温晶振，晶振的接法是需要进一步改进的。

如图4

图3

图4

（3）最小系统板的I/O口排针图如图5

图5最小系统板双排针接口

（4）排针接口模块如图6所示，图中网络标号都与前面的芯片资源分配完全一致，其中需要说明的是这里面的排针在实际制出来的板子里面直接连到DSP最小系统板的排针上，每个排针都是对应的。

图6排针接口模块

（5）NRF24L01+模块的原理图比较简单，由于它兼容F28335引脚电压，故无需特殊处理，具体的原理图7

图7NRF24L01+无线通信模块原理图

（6）数码管显示模块整理后如图8、图9和图10所示。

其中图8显示的是实时时钟，图9显示的是上一分钟测出的晶振值和这一分钟所用的时间常数值，图10显示的是冻结时间，相关网络标号的引用与DSP芯片资源配置是一致的。

值得一讲的是，由于DSP芯片输出电压最大为3.3V，带负载能力有限，所以分别给每一个段控制的IO口都加了上拉电阻，减小DSP芯片的负担。

图8实时时钟显示

图9上一分钟的晶振频率和该分钟的时间常数

图10冻结时间显示

（7）串口通信模块原理图如图11所示，串口通信采用的是RS232协议，当然这里的串口通信的作用就是把模块校时信息即系统的性能指标传到PC机上面，所以MAX232EPE只负责接收，并不做发送。

PC机上，只需采用串口助手，配置好波特率以及检验等信息就可以接收到数据。

所得到的数据在之后的系统可行性、可靠性等的论证上起到至关重要的作用。

图11串口通信模块原理图

（8）光电报警模块的作用就是，每一次校正信号来时，光电警示一下。

具体原理图如图12所示。

图12光电报警模块原理图

（9）F28335片上有3个32位的通用定时器（TIMERO,TIMERI,TIMER2。

值得说明的是，三个定时器中的定时器2是预留出来的，如果使用实时操作系统BI05，则只有定时器2用户不能使用，反之三个都可以被用户使用[63]。

定时器的功能框图如图13所示。

图13定时器功能框图

由图13可知，定时器由一个预分频模块以及一个定时/计数模块，其中的预分频模块包含了两部分:

16位的定时器分频寄存器（TDDRH:

TDDR）和16位的

预定标计数器（PSCH:

PSC。

而定时/计数模块则包含了两个32位的寄存器:

周

期寄存器（PRDH:

PRD）以及计数寄存器（TIMH:

TIM。

定时器的工作原理:

当系统时钟（SYSCLKOUT）来一个脉冲，预定标计数器

（PSCH:

PSC）减1，当预定标计数器（PSCH:

PSC）减到。

的时候，预定标计数器

产生下溢后向32位的计数器（TIMH:

TIM）借位，即（TIMH:

TIM）计数器减to

这样，（PSCH:

PSC）就可以重载定时器分频寄存器（TDDRH:

TDDR）的值;随

着定时器的运行，计数器（TIMH:

TIM）会逐渐减到0，会产生下溢，计数器（TI

MH:

TIM）就会重载周期寄存器（PRDH:

PRD）的值。

与此同时，定时器将会产生

一个中断信号给CPU。

图14时钟与锁相环控制电路原理图

由图14可知，晶体振荡器信号接入有两种办法，第一种就是直接采用外部有源振荡器，如果是3.3V的有源振荡器，则将其3.3V的外部时钟信号直接接到XCLKIN引脚，X1引脚接地，X2引脚悬空;如果是1.9V的有源振荡器，则将1.9V

的外部时钟信号直接接到X1引脚，XCLKIN引脚接地，X2引脚悬空即可。

另外一种则是无源晶体的普通接法，需要在X1和X2引脚之间接入相应的晶体，结合内部集成的有源晶振的谐振电路就可以实现时钟源的输入。

3、软件设计

流程图是被校钟的，因为时钟源的流程图比较简单，被校钟流程图也包含了时钟源的，所以就直接画被校钟的流程图。

图15为定时器0中断流程图，图16为外部中断3程序流程图，图17为主程序流程图。

图15定时器0中断流程图图16外部中断3程序流程图

由图15的定时器。

中断可以知道，进入中断的时候，首先就是对中断累加参数的更新，后面就是根据中断累加参数timecount的值对实时时间进行更新。

接着就是对数码管显示循环参数M的更新，然后就结束中断。

图17主程序流程图

由图16的外部中断3可以知道，进入中断的首要任务就是对实时时间的冻结，然后根据无线通信模块接收到的时钟源时间，计算时钟源和被校钟之间的时间误差。

随后，根据时间误差选择对应的控制方法。

如果时间误差大于2秒，直接修正被校时钟的时间，如果时间误差小于2秒，则进入微调迭代法。

首先计算实时晶振，然后根据实时晶振值计算时间常数，之后就计算时间常数的小数部分，并将其扩大1000倍，最后允许SCIC的性能指标发送就完成了整个中断内容。

由图17的主程序流程图可以知道，进入主程序一开始就是系统的初始化，之后就是PIE中断向量表的初始化，接着就是定时器0和外部中断3的配置内容，

后面就是使用到的一系列函数的初始化。

进入循环，首先处理的是时间常数小数

部分，接着就是SCIC对系统性能指标的发送。

这样，便完成了整个主程序内容。

3、调试结果

图18时钟源模块实物图

如果只有一次或者偶尔的几次达到微秒级别的误差，这也可以说是偶然事件，无法证明系统的稳定性，所以我们需要拿数据来分析说明。

为此我们让系统跑了70分钟，并且把数据都记录下来了如表1所示。

表1时钟同步系统运行70分钟的三个被校钟数据

根据表1的数据，粗略可以看出，三个被校钟的时间常数很快就趋于稳定，而且时间常数值保持不变（精确到小数点后4位）。

同时，三个被校钟的校时误差都在小范围内变动。

为了看到很直观的变化趋势图，根据表1数据，利用MATLAB来绘制参数值的变化趋势图。

如图19为1OMHz被校钟校时误差趋势图，图20为1OMHz被校钟时间常数趋势图。

同样的图21为20MHz被校钟校时误差趋势图，图22为20MHz被校钟时间常数趋势图。

图1910MHz:

被校钟校时误差趋势图图2010MHz被校钟时间常数趋势图

图2120MHz:

被校钟校时误差趋势图图2220MHz被校钟时间常数趋势图

20MHz被校钟模块和1OMHz被校钟如出一辙，这就可以说明问题，证明了系统的可行性和稳定性。

20MHz被校钟模块校时误差稳定区间也是3.1μs-3.4μs，时间常数稳定在100000.8237。

4、小结

该论文根据实际中碰到的时钟同步问题，提出了实际解决问题的思路。

根据这个思路，结合精度要求，选择了TI公司的TMS320F28335芯片。

在时钟的晶振上，通过比较选择了恒温晶振，而且为了模块之间有对比，选择了不同频率的恒温晶振。

在校时通信方面采用了NRF24L01+无线通信模块，为何采用这个模块其实是有原因的。

NRF24L01+无线通信模块的价格低廉，算是无线通信领域比较差的一款，可靠性没有那么高，如果本文设计的系统能够在该无线通信模块下实现高精度高可靠性，就能说明系统所设计的算法以及整个系统做的是成功的。

在算法的选择上，结合硬件和控制思路，在众多的智能算法中，通过比较，择优，选择了自适应控制。

对于时钟同步的研究，也算比较深入。

结合与其它时钟同步系统或装置的性能对比，也发现了本系统的优劣。

优点在于:

价格相对低廉;适用于小范围内的时间同步;时钟同步精度较高;适用于绝大多数环境;整个系统携带方便等。

缺点在于:

由于本系统还未到完全的实际应用阶段，整个系统存在一些缺陷。

时钟源不是实时的世界时间;恒温晶振的恒温范围有限，导致不适用于极端温度的天气;且无线模块传输距离不远，只能适用于小范围的时钟同步以及显示装置略显低端等。

针对这些缺点以后还会做出相应的改进争取早日能够应用于以后的日常生活中。

5、参考文献

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