5趋肤效应
高频电流趋向导体的表面流动，使导体电阻随频率提高而增加。
趋肤效应是对较宽导线才有的问题。
采用良导体会使趋肤效应在较低频率时就发生。
CH5CMOS反相器
1静态CMOS反相器的重要特性：
1）电压摆幅等于电源电压，噪声容限大。
2）逻辑电平与器件的相对尺寸无关，无比逻辑。
3）低输出阻抗，对噪声和干扰不敏感。
4）极高输入阻抗。
稳态输入电流几乎为0。
5）没有静态功耗。
2反相器开关阈值与器件尺寸的特性关系：
当Vdd较大时，Vm≈rVdd/（1+r）,r=VsatpWp/VsatnWn
表面开关阈值取决于比值r，他是PMOS管和NMOS管相对驱动强度的比。
开关阈值Vm定义为Vin=Vout的点，一般希望Vm=Vdd/2。
1）Vm对于器件比值变化相对来说不敏感。
2）改变Wp和Wn比值的使VTC的过渡区平移。
增加PMOS宽度，Vm向Vdd偏移，反之想gnd移动。
输入干扰严重时可以通过提高反相器的阈值来得到一个正确的响应。
3噪声容限
NMh=Vdd-VihNMl=Vil
4低工作电压下反相器的VTC特性
优点1）反相器在过渡区的增益实际上随电源电压的降低而增大。
2）反相器在电源电压接近构成它的晶体管阈值电压时仍然能够很好的工作。
缺点1）减少电源电压虽然会减少能耗，但是会增大门延时。
2）dc特性对器件参数（如Vt）的变化变得敏感。
3）降低电压意味着减少信号摆幅，虽可减少内部噪声，但对外部噪声更加敏感。
5反相器器件尺寸比例与延时的关系
通常设计中PMOS管较宽，以使它的电阻与下拉NMOS匹配。
如果对称性和噪声容限不是主要考虑因素，可能通过减小PMOS的宽度来加快反相器的速度。
反相器的本征延时tp0与尺寸无关，值取决于工艺及反相器的版图。
6反相器链的优化设计方法
反相器的延时只取决于他的外部负载电容与输入电容的比值，称为等效扇出f=Cext/Cg。
对于N个反相器串联，第N个反相器延时表达式：
tpj=tp0*（1+fj/r）。
最优情况（Cgj+1/Cgj=Cgj/Cgj-1）是每个反相器的尺寸都相对与它前面的反相器尺寸放大相同的倍数f，这样每个反相器都有相同的等效扇出（fi=f），因此有相同的延时。
f=n√（Cl/Cg1）=n√（F）
tp=N*tp0*（1+n√（F）/r）
F代表电路的总等效扇出。
r=0时，最优解f=e=2.71828
r=1时，最优解f=3.6，通常选择最优扇出为4.
7理解功耗的三个来源：
动态功耗、短路功耗、静态功耗
动态功耗：
充放电电容引起（Pdyn=Cl*Vdd*Vdd*f0-1）
1）改变器件尺寸并降低电源电压是减小一个逻辑电路能耗的非常有效的方法。
2）在最优值之外过多的加大晶体管尺寸会付出较大的能量带价。
3）考虑能量时的最优尺寸系数小于考虑性能时的最优尺寸系数。
短路功耗：
输入型号不为无穷大的斜率造成了开关过程中Vdd和GND之间在短时间内出现一条直流通路，此时NMOS和PMOS同时导通。
（Pdp=tsc*Vdd*Ipeak*f=Csc*Vdd*Vdd*f）短路电流功耗可以通过使输入和输出型号的上升下降时间匹配来达到最小。
静态功耗：
（Pstat=Istat*Vdd）总会有泄露电流流过位于晶体管源（或漏）与衬底之间的反相偏置二极管结，再温度较高时明显。
泄露电流的一个越来越突出的来源是晶体管的亚阈值电流。
降低电路电压，亚阈值电压的选择代表了在性能和静态功耗之间的权衡取舍。
综合考虑：
Ptott=Pdyn+Pdp+Pstat
CH6组合电路
1动态电路和静态电路
静态电路：
静态电路中，每一时刻每个门的输出通过一个低阻路径连到Vdd或者Vss上，同时在任何时刻该们的输出即为该电路实现的布尔函数值。
动态电路：
依赖于把型号值暂时存放在高阻抗电路节点的电容上，动态电路的优点是所形成的门比较简单且别较快，但它的设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败。
2为何PDN由NMOS器件构成，PUN由PMOS器件构成？
NMOS管产生“强零”，PMOS管产生“强1”。
NMOS可以将输出下拉至GND，而PMOS只能将输出拉低至Vtp。
同样，PMOS可以将输出充电至Vdd，而NMOS器件最多将输出充电至Vdd-Vtn。
3CMOS电路特性
1）全摆幅，搞噪声容限
2）无比电路
3）低输出阻抗
4）高输入阻抗
5）静态功耗极小
4Fan-in和延时的关系
随着扇入的增加，采用互补逻辑的两大问题。
1）晶体管数目很多增加了该门的总电容，门的有低至高延时将随扇入数线性增加。
2）在门的PUN或PDN中晶体管的串联会使门进一步减慢。
门的由高至低延时应是扇入的二次函数。
3）扇入大于或等于4时门将变得太慢，因此必须避免。
5高fan-in时提高组合逻辑性能的设计方法。
1）调整晶体管尺寸：
加大晶体管尺寸，可以降低串联器件的电阻和减小时间常数，但会产生较大的寄生电容，会增加传播延时，还会对前级产生较大负载。
因此只有当负载以扇出为主时放大尺寸才有作用。
2）逐级增加晶体管的尺寸：
实际版图较难实现。
3）重新安排输入，把关键路径上的晶体管靠近门的输出端可以提高速度。
4）重组逻辑结构，延时和扇入呈平方关系
5）降低电压摆幅
6）级联优化
X逻辑路径的优化设计P186例题
G=1*5/3*5/3*1=25/9
H=GFB=25/9*5*1=125/9
h=H开四次方=1.93=f1g1=f2g2=f3g3=f4g4
f2=b/af3=c/bf4=5/c
解得a=1.16b=1.34c=2.60
6降低翻转概率的设计方法
1）逻辑重组，可以降低功耗；
2）输入排序，推迟输入具有较高翻转概率的信号；
3）分时复用资源
4）通过均衡信号路径来减少毛刺。
7有比逻辑：
使用无条件负载替代PUN，输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比。
优点是晶体管数据明显减少，伪NMOS的一个主要缺点是当输出为低时，存在Vdd和GND的直流通路。
8传输管逻辑及其改进方法
输出管逻辑：
允许原始输入驱动栅端和源漏端来减少实现逻辑锁需要的晶体管数目。
优点：
使用较少的晶体管实现给定的功能，也有降低电容的额外优点。
缺点：
传输0有效，上拉至Vdd性能很惨。
输出只能到Vdd-Vtn。
传输关的输出端不能驱动另一个门的栅端口，以免多次阈值损失。
稳定有效的传输管设计：
1）电平恢复，只有在传输高电平时有效。
2）多种阈值晶体管，使用0阈值的NMOS传输管可以消除大部分阈值损失。
缺点是依然会有亚阈值电流。
3）传送门逻辑，最广泛，NMOS传递强逻辑0弱逻辑1，PMOS传递强逻辑1和弱逻辑0。
解决了阈值损害的问题。
缺点是随着级联数的增加，传输延时大大增加。
9动态逻辑的特性：
1）面
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