四位阵列除法器.docx

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四位阵列除法器

沈阳航空航天大学

课程设计报告

课程设计名称：

计算机组成原理课程设计

课程设计题目：

四位阵列除法器的设计与实现

院（系）：

计算机学院

专业：

计算机科学与技术

班级：

24010102

学号：

*************

******

指导教师：

***

完成日期：

2015年01月16日

第1章总体设计方案

1.1设计原理

本次课程设计的内容为：

设计并实现一个被除数和除数的数据位数为4位的阵列除法器。

阵列除法器的功能是利用一个可控加法/减法（CAS）单元所组成的流水阵列来实现的。

图1.1是一个完成X（X=X1X2X3X4X5X6）÷Y（Y=Y1Y2Y3）绝对值相除的不恢复余数除法器原理图。

图1.1中每个方框为一个可控加法/减法（CAS）单元，其逻辑电路图如图1.2所示。

当输入控制P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。

.

被除数X1~X4由顶部一行各CAS的垂直输入端提供；除数Y1~Y4则沿对角线方向进入阵列，其作用是使余数固定而除数右移，类似笔算除法；商Q1Q2Q3Q4由阵列每一行左边的CAS的进位输出Ci+1产生；余数R4~R8在阵列的最下行产生。

由于绝对值除应用加减交替法进行运算，故运算过程中需做X+Y和X-Y操作，而减法均用[|X|]补+[-|Y|]补实现，因此阵列除法器中必有一些CAS单元用于对应符号位的运算，如图1.1中每行最左边的CAS。

图1.1绝对值相除的阵列除法器

图1.2可控加法/减法（CAS）单元的逻辑图

1.2设计思路

4位阵列除法器的设计主要包含如下3个部分：

1全加器模块；

2可控加法/减法单元；

3除法阵列模块。

其中可控加法/减法单元是除法阵列的细胞模块，全加器是可控加法/减法单元的组成部分。

由图1.1和图1.2可知：

全加器由2个与门、2个或门和2个异或门组成；可控加法/减法单元有一个异或门和一个全加器组成；除法阵列由25个可控加法/减法单元组成。

4位阵列除法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

1.3设计环境

（一）硬件环境

•伟福COP2000型计算机组成原理实验仪

COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC机，也可实时监控数据流状态及正确与否,实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。

·XCV200实验板

在COP2000实验仪中的FPGA实验板主要用于设计性实验和课程设计实验，它的核心器件是20万门XCV200的FPGA芯片。

用FPGA实验板可设计8位16位和32位模型机。

XCV200相应管脚已经连接好配合FPGA实验板的PC调试软件可方便地进行各种实验。

（二）EDA环境

•Xilinxfoundationf3.1设计软件

Xilinxfoundationf3.1是Xilinx公司的可编程期间开发工具，该平台功能强大，主要用于百万逻辑门设计。

该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。

•COP2000仿真软件

COP2000集成开发环境是为COP2000实验仪与PC机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA实验等功能，该软件在Windows下运行。

第2章详细设计方案

2.1总体方案的设计与实现

四位阵列除法器采用自上而下的设计方法，顶层设计和底层设计均采用原理图设计输入方式。

2.1.1总体方案的逻辑图

顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法（CAS）单元构成，是由25个CAS模块组装而成的一个完整的设计实体。

可利用Xilinxfoundationf3.1ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。

图2.1阵列除法器顶层文件结构图

图2.1所示的4位阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinxfoundationf3.1封装后构成，其中X1X2X3X4为被除数，Y1Y2Y3Y4为除数，0.Q1Q2Q3Q4为商，0.000R4R5R6R7R8位余数。

其电路原理如图2.2所示。

阵列除法器应用加减交替法进行绝对值除法运算，故运算过程中需作X+Y和X-Y操作，加法用[|X|]补+[|Y|]补实现，减法用[|X|]补+[-|Y|]补实现。

（2-1）

式2-1中|Y|⊕0表示对|Y|按位与0异或，|Y|⊕1表示对|Y|按位与1异或。

由式2-1的推导可以知，CAS应该完成图2.3所示的功能：

输入数据Yi与输入控制P作异或，再讲运算的结果与输入数据Xi和输入进位Ci作为全加器（FA）的输入，进行全加运算，最后将全加器的输出作为CAS的输出。

这样，图2.2中CAS阵列的每行就可以联合完成X+Y和X-Y两种操作。

当P=0时，进行X+Y运算；当P=1时，进行X-Y运算。

图2.2四位阵列除法器原理图

因为作补码运算，所以CAS阵列中的每一行最左端需要增加一位符号位。

又因为除数的数据位数为4位，所以采用5×5的CAS阵列。

图2.3可控加法/减法单元原理图

2.1.2算法流程图

以绝对值整数除法为例，第一步检查是否溢出，由第一行完成X1X2X3X4－Y1Y2Y3Y4操作，故控制电位P=1。

减法用[|X|]补+[-|Y|]补实现，正好用P=1作为第一行末位CAS的进位输入。

由于X

此商接到第二行的P端，决定第二行做加法。

同理每个当前商反馈到下一行，决定下一行是作加法还是减法，满足“上商1作减法，上商0作加法”的运算规则。

2.2功能模块的设计与实现

2.2.1全加器模块的设计与实现

封装如图2.4所示的全加器，其电路原理图如图2.5所示。

图2.4全加器图形符号

2.2.1.1功能描述

全加器具有数据输入端X、数据输入端Y、进位输入端CI、数据输出端S和进位输出端CO，其完成的功能为（COS）2=X+Y+CI。

由（COS）2=X+Y+CI推出：

（2-2）

2.2.1.2电路图

图2.5全加器电路原理图

2.2.1.3功能仿真

全加器的真值表如表2.1所示，按该真值表对全加器进行功能仿真得到图2.5所示波形结果。

表2.1全加器真值表

输入信号

输出信号

X

Y

CI

S

CO

0

0

0

0

0

0

0

1

1

0

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

图2.6全加器功能仿真波形结果

仿真图说明：

对比表2.1中的输入输出信号关系，图2.6中的输出波形与真值表中结果一致，全加器电路的实现符合设计要求。

2.2.1可控加法/减法单元的设计与实现

封装如图2.7所示的全加器，其电路原理图如图2.8所示。

图2.7可控加法/减法单元图形符号

2.2.1.1功能描述

可控加法/减法单元是阵列除法器的细胞模块，具有数据输入端X、数据输入端YI、控制输入端PI、进位输入端CI、数据输出端SIGMA、数据输出端YO、控制输出端PO和进位输出端CO。

其完成的功能为（COSIGMA）2=X+（YI⊕PI）+CI，PO=PI，YO=YI，CO=CI。

2.2.1.2电路图

图2.8可控加法/减法单元电路原理图

2.2.1.3功能仿真

可控加法/减法单元的真值表如表2.2所示，按该真值表对可控加法/减法单元进行功能仿真得到图2.9所示波形结果。

表2.2可控加法/减法单元真值表

输入信号

输出信号

P

X

YI

CI

SIGMA

CO

0

0

0

0

0

0

0

0

0

1

1

0

0

0

1

0

1

0

0

0

1

1

0

1

0

1

0

0

1

0

0

1

0

1

0

1

0

1

1

0

0

1

0

1

1

1

1

1

1

0

0

0

1

0

1

0

0

1

0

1

1

0

1

0

0

0

1

0

1

1

1

0

1

1

0

0

0

1

1

1

0

1

1

1

1

1

1

0

1

0

1

1

1

1

0

1

图2.9可控加法/减法单元功能仿真波形结果

仿真图说明：

对比表2.2中的输入输出信号关系，图2.9中的输出波形与真值表中结果一致，可控加法/减法单元电路的实现符合设计要求。

2.2.1除法阵列模块的设计与实现

封装如图2.10所示的全加器，其电路原理图如图2.11所示。

2.2.1.1功能描述

除法阵列由25个CAS单元组成，具有被除数输入端X1~X4、除数输入端Y1~Y4、溢出输出端Q0、商输出端Q1~Q4和余数输出端R4~R8。

其功能为完成X（X=X1X2X3X4）÷Y（Y=Y1Y2Y3Y4）绝对值相除，其中商Q=0.Q1Q2Q3Q4，余数R=0.000R4R5R6R7R8。

图2.7除法阵列图形符号

2.2.1.2电路图

图2.11除法阵列电路原理图

2.2.1.3功能仿真

用表2.3中的输入信号对除法整列进行仿真，得到图2.12所示波形结果。

表2.3除法阵列仿真信号选择与参数设置

输入信号

输出信号

X1X2X3X4

Y1Y2Y3Y4

Q0

Q1Q2Q3Q4

R4R5R6R7R8

1011

1101

0

1101

00111

1001

1101

0

1011

00001

图2.12除法阵列功能仿真波形结果

仿真图说明：

对比表2.3中的输入输出信号关系，图2.12中的输出波形与预想结果一致，可控加法/减法单元电路的实现符合设计要求。

第3章编程下载与硬件测试

3.1编程下载

利用COP2000仿真软件的编程下载功能，将得到weiheyin.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

3.2硬件测试及结果分析

利用XCV200实验板进行硬件功能测试。

四位阵列除法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。

表3.1XCV200实验板信号对应关系

引脚信号名称

XCV200实验板引脚名称

XCV200实验板引脚号

X1

K1:

3

P84

X2

K1:

2

P85

X3

K1:

1

P86

X4

K1:

0

P87

Y1

K0:

3

P100

Y2

K0:

2

P101

Y3

K0:

1

P102

Y4

K0:

0

P103

Q0

B4

P107

Q1

B3

P108

Q2

B2

P109

Q3

B1

P124

Q4

B0

P125

R4

A4

P184

R5

A3

P185

R6

A2

P203

R7

A1

P111

R8

A0

P110

利用表2.3中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0及K1输入数据，同时观察发光二级管显示结果，得到如图3.1及表3.2所示的硬件测试结果。

图3.1硬件测试结果图

表3.2硬件测试结果

输入信号

输出信号

X1

1

Q0

0

X2

0

Q1

1

X3

1

Q2

1

X4

1

Q3

0

Y1

1

Q4

1

Y2

1

R4

0

Y3

0

R5

0

Y4

1

R6

1

R7

1

R8

1

对表3.2与表2.3和图3.1的内容进行对比，可以看出硬件测试结果是正确的，说明电路设计完全正确。

参考文献

[1]唐朔飞.计算机组成原理（第二版）[M].北京：

高等教育出版社，2008

[2]曹昕燕.EDA技术试验与课程设计[M].北京：

清华大学出版社，2006

[3]范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：

北京邮电大学出版社，2006

[4]王爱英.计算机组成与结构（第4版）[M].北京：

清华大学出版社，2006

附录

四位阵列除法器电路原理图

课程设计总结：

本次计算机组成原理课程我的题目是四位阵列除法器的设计与实现。

在这近两周时间里，从开始拿到题目时，因为发现教科书上有现成的原理图而暗自庆幸，到实际操作时的困难重重，再到最后的完成时的巨大喜悦，真的收获颇丰。

在这其中，我理解了很多以前了解不够透彻的知识，这让我觉得很开心。

当电路最终设计完准备进行仿真时，心情是忐忑不安的，第一次仿真时并没有出现所期望的波形，看着奇怪的仿真结果我感到很无助，很沮丧，不知怎么办才好，甚至有想要放弃的念头。

但我明白：

放弃是懦弱的表现，直面困难才是成功者的选择。

所以我认真的梳理电路结构，纠正了错误。

同时，在同学和老师的帮助下，我顺利地完成了编译和下载的过程，实现了四位阵列除法器。

通过本次课程设计，我知道了不恢复余数的阵列除法器的原理和结构，理解了CAS阵列对减法的巧妙处理，学会了使用Xilinxfoundationf3.1设计软件和COP2000仿真软件进行设计、仿真、调试和测试。

课程设计虽然结束了，但学习之路还很长。

这次课设更加坚定了我在以后学习中要有敢于克服困难的决心和信心。

指导教师评语：

指导教师（签字）：

　　　　　　年月日

课程设计成绩