电子技术课程设计数字时钟.docx
《电子技术课程设计数字时钟.docx》由会员分享，可在线阅读，更多相关《电子技术课程设计数字时钟.docx（15页珍藏版）》请在冰豆网上搜索。
电子技术课程设计数字时钟
摘要
数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。
它的计时周期为24小时，显示满刻度为23时59分59秒。
一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。
由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。
本设计中的数字时钟采用数字电路实现对“时”、“分”、“秒”的显示和调整。
通过采用各种集成数字芯片搭建电路来实现相应的功能。
具体用到了555震荡器，74LS90及与非，异或等门集成芯片等。
该电路具有计时和校时的功能。
在对整个模块进行分析和画出总体电路图后，对各模块进行仿真并记录仿真所观察到的结果。
实验证明该设计电路基本上能够符合设计要求！
关键词振荡器、 计数器 、译码显示器、Multisim2001
目录
第一节系统概述-----------------------------------------------------------------------3
1.1系统设计思路与总体方案------------------------------------------------------3
第二节单元电路设计与分析--------------------------------------------------4
2.1振荡器------------------------------------------------------------------------------4
2.2分频器------------------------------------------------------------------------------6
2.3计数器------------------------------------------------------------------------------6
2.4显示器------------------------------------------------------------------------------8
2.5校时电路---------------------------------------------------------------------------9
第三节电路的总体设计与调试--------------------------------------------10
第四节设计总结-------------------------------------------------------------------12
附录----------------------------------------------------------------------------------------------13
参考文献--------------------------------------------------------------------------------------17
第一节 系统概述
数字电子钟是由多块数字集成电路构成的，其中有振荡器，分频器，校时电路，计数器，译码器和显示器六部分组成。
振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进行显示，通过校时电路实现对时，分的校准。
1.1系统设计思路与总体方案
数字时钟基本原理的逻辑框图如下所示：
由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果经过“时”、“分”、“秒”，译码器，显示器显示时间。
其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。
秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。
“时”显示由二十四进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实现对时，分的校准。
第二节 单元电路设计与分析
由图1的系统图知其由振荡器、分频器、计数器、译码器、 显示器、校正电路组成。
2.1振荡器
2.1.1
秒发生电路---振荡器是计时器的核心，振荡器的稳定度和频率的精确度决定了计时器的准确度。
一般来说，振荡器的频率越高，计时精度就越高，但耗电量将越大。
所以，在设计电路时要根据需要而设计出最佳电路。
在本设计中，采用的是精度不高的，由集成电路555与RC组成的多谐振荡器。
其具体电路如下图2所示；
vc
图2
接通电源后，电容C1被充电，vC上升，当vC上升到大于2/3VCC时，触发器被复位，放电管T导通，此时v0为低电平，电容C1通过R2和T放电，使vC下降。
当vC下降到小于1/3VCC时，触发器被置位，v0翻转为高电平。
电容器C1放电结束,所需的时间为 ：
当C1放电结束时，T截止，VCC将通过R1、R2向电容器C1充电，vC由1/3VCC上升到2/3VCC所需的时为：
当vC上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为
。
本设计中，由电路图和f的公式可以算出，微调R3=60k左右，其输出的频率为f=1000Hz.
2.1.2
振荡器，除了可以由上一节介绍的除外，如果对精度有较高要求的话，还可以用石英晶体构成的振荡器，这里简单介绍一下：
如下电路图3所示；
图3
电路振荡频率为100KHz，把石英晶体串接在由非门2，3组成的振荡反馈电路中，非门4是振荡器整形缓冲级。
凭借与石英晶体串联的微调电容，可以对振荡器的频率作微量的调节。
2.2分频器
分频器的功能主要有两个：
一个是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1000Hz的高音频信号和500Hz的低音频信号等。
本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所得的信号进行分频。
这里所采用的分频电路是由3个总规模计数器74LS90来构成的3级1/10分频。
其电路图如下图4所示:
图4
从图4可以看出，由振荡器的1000Hz高频信号从U1的14端输入，经过3片74LS90的三级1/10分频，就能从U3的11端输出得到标准的秒脉冲信号。
相应的如果输入的是100KHz时，就需要5片进行5级分频，电路图画法和上图4一样，同理依次类推。
2.3计数器
由图1的方框图可以清楚的看到，显示“时”、“分”、“秒”需要6片中规模计数器；其中“秒”、“分”各为60进制计数，“时”为24进制计数。
在本设计中均用74LS90来实现：
2.3.1六十进制计数器
“秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如图5所示，是采用两片中规模集成电路74LS90串接起来构成的“秒”，“分”计数器。
图5
由图5可知，U1是十进制计数器，U1的QD作为十进制的进位信号，74LS90N计数器是十进制异步计数器，用反馈清零法来实现十进制计数，U2和与非门组成六进制计数。
74LS90N是在CP信号的下降沿触发下进行计数，U2的QA和QC相与0101的下降沿，作为“分（时）”计数器的输入信号。
U2的输出0110高电平1分别送到计数器的R01、R02端清零，74LS90N内部的R01、R02与非后清零而使计数器归零，完成六进制计数。
由此可见，U1和U2串接实现了六十进制计数。
2.3.2二十进制计数器
“时”计数为24进制的，在本设计中24进制的计数电路也是由两个74LS90组成的二十四进制计数电路，如图6所示。
图6
由图6看出，当“时”个位U4计数器输入端A（14脚）来到第10触发信号时，U4计数器清零，进位端QD向U3“时”十位计数器输入进位信号，当第24个“时”（来自“分”计数器输出的进位信号脉冲到达时U3计数器的状态位“0100”，U4计数器的状态为“0010”，此时“时”个位计数器的QC,和“时”十位计数器的QB输出都为“1”，相与后为“1”。
把它们分别送入U3和U4计数器的清零端R01和R02，通过74LS90N内部的与非后清零，计数器复零，从而完成二十四进制计数。
2.4显示器
用七段发光二极管来显示译码器输出的数字，显示器有两种：
共阴极和共阳极显示器。
74LS48译码器译码的是高电平，所以对应的显示器应为共阴极显示器。
在本设计中用的是解码七段排列显示器，即包含译码器的七段显示器。
其图形管脚如下图7所示：
图7
U2是一个解码七段排列显示器，由1、2、3、4脚输入二进制数，就可显示数字；
而U3是个译码器，和未解码的七段显示管U1也可以构成显示器，连接如上面所示。
2.5较时电路
当刚接通电源或计时出现误时，都需要对时间进行校正。
校正电路如下图8所示：
图8
第三章电路的总体设计与调试
由第二章介绍的电路各个部分的子电路构成的各个部分的功能，再由第一章的数字时钟的系统原理框图，可以清楚的知道了总体的电路情况。
下面图9（下一页）就时本设计的总体电路：
由图9可以看出和清楚的整个数字时钟的总体工作原理和整个工作过程：
由555和RC构成的振荡器产生的1000Hz的高频信号经过由3片74LS90构成的1/1000分频的分频器后得到标准的秒脉冲信号，进入60进制的“秒”计时，“秒”的分位进入60进制的“分”计时，最后，由分的“时”进位进入24进制的“时”计时。
在电路中，还有由门电路和开关构成的校时电路对电路的“时”，“分”进行校时，得到正确的时间。
图2-图7各个部分功能的电路和图9的总体数字时钟的电路均在电子电路计算机仿真软件Multisim2001中进行调试和仿真二得到的。
第四节设计总结
通过本次设计，使我对已学过的电路、数电、模电等电子技术的知识有了更深一步的了解，锻炼和培养了自己利用已学知识来分析和解决实际问题的能力。
对自己以后的学习和工作有很大的帮助。
刚开始做这个设计的时候感觉自己什么都不知道怎么下手，脑子里比较浮躁和零乱。
但通过一段时间的努力，通过重温数电，模电等电子技术的书籍，还有通过查看相关的设计技术以及一些参考文献，再加之在老师的指导和周围同学的帮助下，使我对自己的本设计有了熟练的掌握。
在整个的设计过程中我充满了激情和用心。
记得在电子电工实习的时候，也是用满腔的热情来完成各项实习任务，并在每项实习项目中都达到了优秀的成绩。
所以，我相信自己的实际动手能力，并一向的加强自己在这方面的努力。
在这次的电子技术设计中亦是如此，用自己的双手和满腔的热情来完成各个环节，不断的在图书管查看相关资料和期刊文献，特别在Internt上也收收获了很多新鲜的东西。
这次设计更让我熟悉了一些常用集成逻辑电路和其相应芯片的使用。
虽然，在本设计中所用的方案不是最好的，但我想其中的原理是最基本的；虽然其中可能出现的误差会计较大些，但是是最经济的和实用的，我想在下去的一段时间里，我会将其的实物在一个PLC板实现出来，当然也有可能做成一个成型的数字时钟哦.
最后，我要衷心的感谢唐老师给了我一次实践的机会，让我更加深刻地了解和认识到了自己的优点和不足，通过这个课程设计我发现了我好多知识都不熟悉甚至有的东西我根本就不知道，这让我感到了要学习的东西还有很多很多。
因此使我更坚定了在以后的学习中要扎实好基础，阔广知识面。
附录部分芯片功能参数表
5.1.174LS90
74LS90的引脚图如下图10所示
图10
74LS90的功能表
5.1.274LS48
74LS48的引脚图如下图11所示：
74LS48的功能表：
5.1.3555
555定时器（又称时基电路）是一个模拟与数字混合型的集成电路。
555定时器是一种应用极为广泛的中规模集成电路。
该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。
因而广泛用于信号的产生、变换、控制与检测。
目前生产的定时器有双极型和CMOS两种类型，其型号分别有NE555（或5G555）和C7555等多种。
它们的结构及工作原理基本相同。
通常，双极型定时器具有较大的驱动能力，而CMOS定时器具有低功耗、输入阻抗高等优点。
555定时器工作的电源电压很宽，并可承受较大的负载电流。
双极型定时器电源电压范围为5～16V，最大负载电流可达200mA；CMOS定时器电源电压范围为3～18V，最大负载电流在4mA以下。
555的引脚图如下图12：
图12
555的内部电路和功能：
图13
上面图13是555定时器内部组成框图。
它主要由两个高精度电压比较器A1、A2，一个RS触发器，一个放电三极管和三个5KΩ电阻的分压器而构成。
它的各个引脚功能如下：
1脚：
外接电源负端VSS或接地，一般情况下接地。
8脚：
外接电源VCC，双极型时基电路VCC的范围是4.5~16V，CMOS型时基电路VCC的范围为3~18V。
一般用5V。
3脚：
输出端Vo
2脚：
低触发端
6脚：
TH高触发端
4脚：
是直接清零端。
当
端接低电平，则时基电路不工作，此时不论
、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。
5脚：
VC为控制电压端。
若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。
7脚：
放电端。
该端与放电管集电极相连，用做定时器时电容的放电。
在1脚接地，5脚未外接电压，两个比较器A1、A2基准电压分别为
的情况下，其功能如下表：
清零端
高触发端TH
低触发端
Qn+1
放电管T
功能
0
0
导通
直接清零
1
0
导通
置0
1
1
截止
置1
1
Qn
不变
保持
555定时器的功能表
参考文献
（1）康华光.电子技术基础（第五版）.北京：
高等教育出版社;2005.
（2）阎石．数字电子技术基础（第四版）.北京：
高等教育出版社,2005.
（3）黄智伟.电子电路计算机仿真设计与分析.北京：
电子工业出版社,2006.
（4）吕思忠施齐云.数字电路实验与课程设计.哈尔滨:
哈尔滨工程大学出版社；2001.
（5）毛期俭等；数字电路与逻辑设计实验及应用.北京；人民邮电出版社；2005.
（6）电子电路图站
（7）电子之城
（8）电子爱好者
升级会员 