FPGA课程设计复制.docx
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FPGA课程设计复制
目录：
1、引言
1.1、课程设计内容
1.2、课程设计实验平台
1.3、主要性能指标
1.4、本设计的目的和意义
2、课程设计流程
2.1、设计工具的选择
2.2、程序设计流程图
2.3、程序各类参数的说明
3、程序清单
3.1、程序清单
3.2、程序功能说明
4、对应的硬件原理图
5、结果分析及心得体会
1、引言
1.1、课程设计内容
本课设的题目为数字频率计的设计，主要用于针对输入频率的测量，进而使用数码管进行显示输出。
1.2、课程设计实验平台
本课设的实验仪器主要使用南京航空航天大学将军路校区的FPGA硬件实验平台，通过学习和实践本课程知识，使用VHDL语言进行设计，从而达到各项性能指标。
1.3、主要性能指标
（1）闸门时间1s、10s可选。
（2）读数保持时间3s。
（3）四位数字显示，范围1Hz～9999Hz。
（4）能够自动进行下一次测量（即连续测量）。
1．4、本设计的目的和意义
数字频率计是数字电路中计数、分频、译码、显示、闸门控制及时钟脉冲振荡器等电路的综合应用。
可以对输入频率进行实时的测量，并能准确进行输出，是一个实用的硬件设备。
通过该课程设计的进行，我们可以很好地掌握该课程的内容，并可以对硬件设计流程有更深入的了解，实现学习和实践两不误。
2、课程设计流程
2.1、设计工具的选择
本课程设计均在MaxPlusII软件平台进行，可以使用原理图或者硬件描述语言VHDL进行设计。
而我最终选择硬件描述语言VHDL进行设计。
2.2、程序设计流程图
2.3、程序各类参数的说明
本程序的输入：
Clk:
用于对本程序的定时提供准确的时钟信号，在试验板上我采用的是1HZ的时钟频率。
Clk_in:
用于输入待测时钟频率的引脚，其输入范围为：
1—9999HZ。
本程序的输出引脚：
Data（19downto0）:
用于与数码管引脚进行连接，输出五位有效数字，可以精确到0.1HZ。
其他信号：
Data1（19downto0）：
用于对频率计进行计数，存储中间结果，当计数完成后赋值给Data然后进行输出。
EN_1：
闸门为一秒的频率计计数使能信号，该信号为1时开始计数；通过内部准确的时钟脉冲对时间进行计数，计数完成后即可使该使能信号置位。
EN_2：
闸门为十秒的频率计计数使能信号，该信号为1时开始计数；通过内部准确的时钟脉冲对时间进行计数，计数完成后即可使该使能信号置位。
当EN_1和EN_2同时为0时，计数结束。
3、程序清单：
3.1、程序清单
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYcountIS
PORT（xuan,clk_in:
INStd_Logic;
clk:
INstd_logic;
data:
OUTstd_Logic_vector（19downto0）
）;
ENDcount;
ARCHITECTUREcouOFcountIS
Signaldata1:
std_Logic_vector（19downto0）;
SignalEN_1:
std_Logic;
SignalEN_2:
std_Logic;
BEGIN
PROCESS（clk）
variablec1:
integerrange0to9;
variablec2:
integerrange0to15;
BEGIN
IF（clk'EventANDclk='1'）THEN
IFxuan='1'THEN
c1:
=c1+1;
IFc1<=1THEN
data<=data1;
EN_1<='0';
ELSIFc1<=4THEN
c1:
=0;
EN_1<='1';
ENDIF;
ELSE
c2:
=c2+1;
IFc2<=10THEN
data<=data1;
EN_2<='0';
ELSIFc2<=13THEN
c2:
=0;
EN_2<='1';
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS（clk_in,EN_1,EN_2）
BEGIN
IFclk_in'EVENTANDclk_in='1'THEN
IFEN_1='1'OREN_2='1'THEN
IFdata1（15DOWNTO0）=
"1001100110011001"THEN
data1<=data1+"0110011001100111";
ELSIFdata1（11DOWNTO0）=
"100110011001"THEN
data1<=data1+"011001100111";
ELSIFdata1（7DOWNTO0）="10011001"THEN
data1<=data1+"01100111";
ELSIFdata1（3DOWNTO0）="1001"THEN
data1<=data1+"0111";
ELSE
data1<=data1+'1';
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
ENDcou;
3.2、说明：
以上程序可以单独运行，且功能完整，无需使用其他的元件介入。
4、对应的硬件原理图
说明：
以上仅为一个单闸门的频率计原理图，可以顺利输出结果，但并没有完成所有功能。
5、结果分析及心得体会
频率计的设计通过VHDL语言对外界脉冲进行计数，能够准确地对外界脉冲进行计数，并且可以按要求进行输出。
通过我两周的时间，让我基本掌握EDA的基本方法，熟悉一种EDA软件（MAXPLUSII），并能利用EDA软件设计一个电子技术综合问题，并在实验板上成功下载。
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