对于常规CMOS逻辑电路，在稳态时不存在直流导通电流，理想情况下静态功耗是零。
但是由于各种泄漏电流的存在，使得实际CMOS电路的静态功耗不为零。
动态功耗：
减小动态功耗的最有效措施是降低电源电压，因为它使动态功耗平方率下降。
但是对于一定的工艺水平，MOS管的阈值电压有确定的值。
若阈值电压保持不变，降低电源电压将使MOS管导通电流下降，从而影响电路性能。
减小负载电容是降低动态功耗的重要途径。
改进电路结构，减少所需MOS管数目，可以减小总的负载电容。
因此对电源电压的选择有一个综合考虑。
从提高速度考虑，希望采用高的电压。
优化的布局布线可以缩短连线路径减小连线的寄生电容。
合理的晶体管的版图结构可以减小器件的寄生电容。
电路的动态功耗还与电路节点的开关活动因子有关，因为只有当输出节点出现从0到1的逻辑转换时才从电源吸取能量。
体系结构的优化设计对降低动态功耗同样有重要作用。
采用并行结构和流水线结构可以在较低电源电压或较低的时钟频率下达到同样的电路性能，从而有效降低功耗。
短路功耗：
开关过程中的短路功耗与输入信号的上升、下降时间密切相关，而且与输出波形的上升边和下降边也有关系。
输出波形的上升、下降边远大于输入波形可以基本消除短路功耗，但会影响电路速度。
短路功耗还与电源电压和器件的阈值电压有关。
如果电源电压小于VTN－VTP，可以使短路功耗基本消除，但电路不能满足性能要求。
从降低短路功耗考虑，可以增大器件的阈值电压。
静态功耗：
静态功耗主要是由各种泄漏电流引起，其中MOS管的亚阈值电流有很大影响。
减小亚阈值电流是降低功耗的一个重要设计考虑。
采用可开关的源极电阻能减小亚阈值电流。
采用多阈值和动态阈值技术也是减小静态功耗的有效措施。
动态功耗的公式：
短路功耗的公式：
静态功耗的公式:
第五章数字集成电路的基本模块
请画出用传输门和CMOS反相器构成的D锁存器和D触发器的原理图，并说明D锁存器工作原理:
（P344-345）
工作原理：
如图所示，当ck=1时传输门1导通，传输门2断开，输入数据D经两级反相器输出；当ck=0时，传输门1断开，外部信号不起作用，传输门2导通，使两个反相器输入、输出交叉耦合，构成一个双稳态电路保持原来的数据。
锁存器的输出直接跟随输入信号变化，因此即使一个窄脉冲或者假信号，只要脉宽大于电路的延迟时间，都会引起输出状态变化。
而触发器的输出状态在一个时钟周期内只能变化一次，它的输出状态决定于有效时钟边沿处的输入状态。
因此这种主从结构的电路也叫边沿触发器。
第六章CMOS集成电路的I/O设计
CMOS集成电路中输入缓冲器的作用是什么？
ESD保护电路的类型及作用是什么？
输入缓冲器有两方面作用：
一是作为电平转换的接口电路；另一个是改善输入信号的驱动能力。
ESD保护电路主要有输入端ESD保护，输出端ESD保护和电源的ESD保护。
静电释放ESD（ElectroStaticDischarge）保护电路的作用主要是两方面：
一是提供ESD电流的释放通路；二是电压钳位，防止过大的电压加到MOS器件上。
阐述一般电路的输入或输出端的4种ESD应力模式:
某一个输入或输出端对地的正脉冲电压（PS）或负脉冲电压（NS）；
某一个输入或输出端相对VDD端的正脉冲电压（PD）或负脉冲电压（ND）。
画出二极管输入ESD保护电路，说明其工作原理:
工作原理：
对CMOS集成电路连接到压点的输入端常采用双二极管保护电路。
二极管D1是和PMOS源、漏区同时形成，是p＋n－结构，二极管D2是和NMOS源、漏区同时形成的，是n＋p－结构。
当压点相对地出现负脉冲应力，则二极管D2导通，导通的二极管和电阻形成了ESD电流的泄放通路。
当压点相对地出现正脉冲应力，使二极管D2击穿，只要二极管D2击穿电压低于栅氧化层的击穿电压，就可以起到保护作用。
三态输出的三种输出状态,画出常用的CMOS三态输出电路:
三种输出状态：
输出高电平状态，输出低电平状态，高阻态。
第七章MOS存储器
MOS存储器:
分类：
（挥发性）随机存取存储器（RAM）：
DRAM和SRAM；
不挥发性只读存储器（ROM）：
MaskROM、PROM、EPROM、E2PROM、Flash；
不挥发随机存取存储器：
FeRAM、MRAM；
构成：
存储单元阵列、译码器、输入输出缓冲器、时钟和控制电路
SRAM和DRAM的优缺点和应用：
（P377）
DRAM：
（DynamicRandomAccessMemory）
DRAM可以使用单管单元结构实现。
DRAM单元具有结构简单、面积小、有利于提高集成度。
但也存在缺陷，一是存储信息不能长期保持，会由于泄漏电流而丢失，二是单元读出信号微弱，而且读出后单元原来存储的信号也被改变，也就是破坏性读出。
需要定时刷新，而且要使用灵敏/再生放大器。
由于DRAM集成度高、功耗低，适合于计算机的内存。
SRAM：
（StaticRandomAccessMemory）
SRAM采用静态存储方式，靠双稳态电路存储信息，信息存储可靠，只要不断电存储信息可以长期保持。
SRAM单元电路复杂，占用面积大，因此集成度不如DRAM。
由于SRAM工作速度快，常用来做高速缓冲存储器（cache）。
请说明CMOS6管单元SRAM的工作原理。
工作原理：
对没选中的单元，字线是低电平，2个门管截止，单元和外界隔离，靠双稳态电路保持信息。
若单元存“1”，则V1=VOH=VDD，V2=0；若存“0”则相反。
需要对某个单元写入信息时，该单元的字线为高电平，使门管M5和M6导通。
若写“1”则VBL=VDD，，使V1充电到高电平，V2放电到低电平，从而写入信息。
读操作时，位线BL和都预充到高电平VDD，同时通过行译码器使该单元字线为高电平。
若读“1”，V1=VOH，V2=0，使M1截止，位线BL不能放电；而另一侧由于M2和M6都导通，对位线放电。
若读“0”则位线保持高电平，而BL通过M1和M5放电。
画出DRAM的单管单元电路图，请说明该电路是如何工作的。
（P383-384）
第八章集成电路的设计方法和版图设计
集成电路设计：
设计方法：
top-down（自顶向下）andbottom-up（自底向上）
设计流程图：
集成电路的设计方法：
P407根据IC开发过程所需掩膜版数目的不同，IC的设计方法可分为三种：
基于可编程逻辑器件（ProgrammableLogicDevice,简称PLD）的设计方法、半定制设计方法、定制设计方法。
电路单元：
标准单元、宏单元、IP
其中IP核的分类：
软核：
HDL语言建立的数字模型。
固核：
用HDL语言建立的模型和综合后生成的网表。
硬核：
模型具有版图级。
ASIC：
ApplicationSpecificIntegratedCircuits专用集成电路；
电源设计：
P422
版图的检查包括哪些内容：
版图检查：
版图检查的目的是确保版图的正确性，一般包括：
设计规则检查（DRC，DesignRuleCheck）
电气规则检查（ERC，ElectricalRuleCheck）
版图和电路图的一致性检查（LVS,LayoutVersusSchematic）
版图寄生参数提取（LPE，LayoutParasiticExtraction）
后仿真
简述集成电路设计的典型流程：
（1）复杂IC的设计往往从系统级开始。
在系统级，要全面、准确地描述设计要求，设计要求一般应包括IC要实现的功能、面积、功耗、测试考虑、成本等，而且随着设计的进展，往往会对原定设计要求进行适当调整。
明确设计要求后，就需要把设计要求转化为可以执行和仿真验证的高层级行为描述。
这种高层级行为描述通常用高级计算机编程语言来编写。
（2）经仿真验证正确的高层级行为描述被送入高层级综合工具，由该工具完成行为级描述到数据通路单元的映射，从而把行为描述转化为一系列并行操作，得到RTL硬件描述。
（3）RTL硬件描述经仿真验证正确后，送入RTL逻辑综合工具进行综合和优化，得到由库单元构成的电路网表。
该网表记录了构成IC的库单元以及它们之间的互连关系。
（4）电路网表经仿真验证后，进行模块划分、布局规划和布局布线，最后得到芯片版图。
为了评估版图中的寄生效应对电路时序的影响，还需要进一步从版图中提取出寄生电容和寄生电阻，进行后仿真。
如果不满足时序要求，则需要返回到高层级的设计阶段重新设计，直到满足时序要求为止。
（5）满足时序要求的版图在送去制作掩模版之前，需要进行设计规则检查等以确保版图正确。
版图检查通过后，就可以根据版图制作掩模版，并用掩模版进行硅片加工。
加工出的硅片要进行测试分析，评估样片是否满足预定设计要求。
版图的图层可以分为哪几类？
衬底和阱，它们构成MOS管的“体”端；
扩散层，主要是n+和p+扩散层，它们构成MOS管的源/漏区和“体”接触等；
多晶硅层（可以有一层或多层），它们构成MOS管的栅极、多晶硅电容、多晶硅互连线等；
金属层（一层或多层），用于实现MOS管之间、电路模块之间的互连；
接触层，用于实现层与层之间的互连，如接触孔、通孔等。
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