Allegro165新增功能详述.docx

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Allegro165新增功能详述

Allegro16.5新增功能

CadenceWhat’sNewinAllegroPCBEditor16.5（Allegro16.5新增功能）

Cadence Allegro PCBEditor16.5新增了EmbeddedComponentDesign，允许器件嵌入到板层内部设计，同时在软件界面、PDF输出、尺寸标注、3D视图、差分布线、HDI、DFM、ECAD-MCAD、RFPCB等功能上做了提升，使软件功能更加完善，更好地辅助设计人员进行PCB的设计。

EmbeddedComponentDesign

随着市场对电路板包装要求的不断增加，有必要考虑将无源甚至有源器件内嵌到PCB板中，以达到电路板体积小、重量轻的目的。

比如移动电子产品、数码产品的设计中就会用到这种器件内嵌技术。

Cadence Release16.5提供了强大的器件内嵌解决方法，用户可以更方便的应用AllegroPCBEditor完成一些高端电路板的设计。

■ Licensing

■ FronttoBackFlowSupport

■ Setup

■ KeyTerminology

■ DesignRuleChecks

■ ComponentPlacement

Licensing

在PCBEditor和Package/SiP工具中都可以应用器件嵌入式设计。

只要在16.5版本的license中选择“Miniaturization”即可。

FronttoBackFlowSupport

可以在Allegro PCBEditor中给器件添加“EMBEDDED_PLACEMENT”属性，此属性的两个values值“REQUIRED”和“OPTIONAL”：

给其指定“REQUIRED”，强制器件嵌入；指定“OPTIONAL”，根据实际需要确定器件是否嵌入。

Setup

选择“Setup-EmbeddedLayerSetup”，EmbeddedLayerSetup用于设置嵌入式摆放的layer、器件摆放的方位（BodyUporBodyDown）、连接方法（DirectorIndirect）和全局参数。

KeyTerminology

DirectAttach：

器件直接焊接到内层。

IndirectAttach：

器件通过microvias焊接到内层。

ClosedCavity：

器件被两层的介质封闭，形成一个封闭空间。

OpenCavity：

器件未被介质封闭，形成一个开放式空间，此空间可以跨越多层。

DesignRuleChecks

新增两个constraints，用于embedded检查。

“Setup-constraints-modes”-“DesignModes（package）”

ComponentPlacement

“Place-Manually”，选择可以嵌入的器件，元件会自动放入内层，放置后，选择器件，右键可以改变嵌入层，只有可以嵌入的层才会出现，如图：

GraphicalUserInterface

■ HighlightingWithStipplePatterns

■ DynamicandStaticShapeDisplay

■ HighlightingFixedObjects

■ StatusBarUpdate

■ 3-DViewerUpdate

■ DataTipSetup

■ DataTipDisplay

HighlightingWithStipplePatterns

Allegro 16.5新增StipplePatterns，在对object执行assigncolor和highlight指令时都可以设定StipplePatterns模式。

●  assigncolor用于对object分配颜色，同时可以搭配StipplePatterns提供更多元的显示；

●  highlight指令允许对net增加StipplePattern信息；

●  颜色设置窗口允许为layers增加StipplePattern信息。

DynamicandStaticShapeDisplay

Allegro 16.5在动态铜，静态铜的显示上提供了不同的显示效果。

HighlightingFixedObjects

Allegro 16.5可以使用“stipplepattern”来高亮具有“Fixed”属性的器件或网络，以区别于其它器件或网络。

可以在Color/Visibility中进行设置。

StatusBarUpdate

可以点击状态栏的某一区域实现某种功能。

例如，在状态栏点选模式领域，就可以切换到其它模式。

3-DViewerUpdate

3-DViewer中新增加了动态层面的显示功能，即切换层面显示的同时，3-DViewer中也会自动切换层面。

此动能为默认允许设置。

DataTipSetup

Objecttype由原来的6种信息种扩展到17种，在显示上提供了更多、更全面的信息。

“Setup-DatatipsCustomization”：

可以定制需要显示的datatip

如鼠标预选择某一clinesegment，就会出现如下信息：

DataTipDisplay

可以通过命令按钮

来控制是否显示某一object的DataTip。

EtchEditEnhancement

■ DifferentialPhaseTuning

■ TraceTapering

■ GroupRouteViaPatterns

■ DiffPairRouting-TransitionsatRegionBoundary

■ PadExitBehavior

■ HDIViaLabels

■ HDIVia-ViaLineFattening

■ DeleteViaStructures

■ Copy/MoveStackedVias

DifferentialPhaseTuning

相位调整是另一种通过鼠标操作走线，使走线发生变化，从而控制线长的方法，类似于delaytune，但是相位调整仅适用于差分信号线。

“Route-PhaseTune”，命令激活后，可以在option中设置参数，操作时只需用鼠标点击差分线的某段segment即可。

参数设置及差分线相位调整后的结果如图：

TraceTapering

TraceTapering是指在PCB布线过程中线宽逐渐变细的一种布线方式，目的是为了防止线宽的突变。

在RF和软板电路设计中应用广泛，渐进式走线主要是为了减小线宽变化处的所受到的机械应力，同时也能改善信号传输的质量。

TraceTapering是在泪滴的基础上添加的，在泪滴参数设置中也有TraceTapering的设置。

“Router-Gloss”-“AddTaperedTrace”

GroupRouteViaPatterns

群组布线过程中，添加过孔时可以选择过孔的类型（viapattern）。

群组布线可以通过以下两种方式启动：

●  执行“RouteConnect”命令，选择一组vias或clinesegments，进行群组布线；

●  执行“RouteConnect”命令，右键选择“Multi-LineRoute”，进行群组布线。

16.5版本提供了六种过孔类型。

六种过孔类型如下图：

DiffPairRouting-TransitionsatRegionBoundary

在constraintresigon中执行connect或slide命令时，16.5进行了改进，提高了布线质量。

包括：

●  差分对以90°或45°布线进入constraintresigon边界时仍然保持对称关系；

●  对线进行slide或shove时仍然保持差分信号线的线宽和间距；

●  消除了边界铰链效应-可以自由滑动差分线。

PadExitBehavior

对于EnhancedPadEntry，之前版本不支持shape类型pad，16.5增加了支持shapepad。

在“connect”或“slide”命令下，右击可执行“EnhandedPadEntry”。

HDIViaLabels

16.5支持对ViaLabel进行颜色设定。

例如ViaLabel为2:

3，代表走线从第二层开始，打过孔进入到第三层。

通过“Display-Color/Visibility”可以设定ViaLabel的颜色。

HDIVia-ViaLineFattening

在以前的版本中，如果想要增大相邻HDIVia之间线的宽度，这种修改会应用于整个设计，现在16.5版本可以单独进行相邻HDIVia之间线宽的增加。

DeleteViaStructures

16.5版本支持对多余ViaStructure的删除。

Copy/MoveStackedVias

现在的复制/移动操作可以将StackedVias作为一个整体来处理。

IntelligentPDFOutput

16.5版本集成了PDF输出功能，将PCB板的数据（器件、网络、测试点）信息输出成PDF文件。

PDF输出文件在层面选择上是以光绘文件为依据的，所以进行PDF输出之前必须先生成光绘文件。

启动PDF输出工具：

“File-export-PDF”

输出层面选择

输出选项设置

某电路板的top层PDF输出文件

AssociativeDimensioning

Allegro 16.5提升了尺寸标注的功能。

Dimension与和它相关的Objects之间建立了连接关系，当对objecets进行编辑后，比如移动，与之相关联的Dimension会自动更新。

●  功能实现：

选择“Manufacture–DimensionEnvironment”，右键下拉菜单包含多种关于尺寸标注的命令。

快捷工具按钮 

 用于标注两点间的尺寸。

移动前 

移动后自动调整

●  当用16.5版本打开低版本的设计时，之前的尺寸标注仍存在，但是与objects之间没有关联，当移动object后，不能动态更新。

用户可以将之删除，重新尺寸标注从而使与objects建立关联。

●  当16.5版本的设计保存为低版本时，尺寸标注存在，但是与objects之间失去关联。

●  使用“Deletedimensions”命令，删除已有的尺寸标注。

●  删除object，与之关联的尺寸标注也会删除。

●  移动尺寸标注：

“Manufacture–DimensionEnvironment”，右键下拉菜单中选择“Movetext”。

●  Z–Move命令可以将尺寸标注移动到其它的subclass层中，允许移动的Class–Subclasses包括：

□ BoardGeometry

○ Dimension

   ○ AssemblyNotes

  ○ AnyUserDefinedSubclass

□  DrawingFormat

  ○ AnyUserDefinedSubclass

□  Manufacturing

  ○ AnyUserDefinedSubclass

DesignforManufacturing

■ DFAEnhancements（Side–EndandEnd–Sidesupport）

■ DFAUsability

■ MinimumMetaltoMetalClearanceDRC

■ DuplicateDrillDRC

■ CrossSectionChart

■ BackdrillEnhancement（AnyLayertoAnyLayer）

DFAEnhancements（Side–EndandEnd–Sidesupport）

DFA表格支持第四种DRC检查来满足SidetoEnd和EndtoSide的要求。

如下图中，A和B分别代表SidetoEnd和EndtoSide。

●  仅对DFA表格中定义的symbol起作用。

●  如果没有给出EndtoSide的值，DRC检查时采用SidetoEnd的值。

●  当比较两个symbol时，只采用SidetoEnd的值，EndtoSide被认为是多余的。

●  当切换到16.3版本，DRC检查时忽略SidetoEnd值。

DFAUsability

新版本提升了移动器件来符合DFA间距规则这一功能。

新功能是当DFA_PAUSE_LEVEL值设为3时，器件在移动过程中会有暂停，来满足DFA规则。

MinimumMetaltoMetalClearanceDRC

这是design-level新增的一个规则检查，用来检查metal间的最小间距是否满足要求。

当间距规则检查设置成off时，就会通过这个检查出现一个显示间距错误的DRC标志。

建议最好在设计完成后运行此规则，否则如果间距规则中所有mode都设为on的话，就会出现多余的DRC。

可以输入一个间距值，用来检查网络之间的间距，这个功能主要是用来检查不同net之间的间距是否符合规则。

DuplicateDrillDRC

design-level新增的规则检查，检查drillhole是否重复。

CrossSectionChart

16.5版本支持生成crosssection的详细浏览图：

点击“Manufacture-CrossSectionChart”或在命令窗口输入“xsection_chart”命令。

BackdrillEnhancement（AnyLayertoAnyLayer）

16.5版本支持任意层间的backdrill的设定，以前版本只支持从顶层或底层的设定。

DRCUpdates

MaxNeckLengthDRC

从16.5开始，maxnecklength的检查发生了变化。

当颈状线的累加总长超过了预设maxnecklength的值，才会出现DRC。

ECAD-MCADFlow

IncrementalDataExchange

电子和机械CAD数据的交换有多种基于IDF和DXF的输入/输出格式。

每种格式都有既定标准。

需交换的数据采用“allornothing”的格式，这种交换格式对于修改的设计很难处理。

EDMD（IDX）是一种新的基于XML的数据交换格式。

通过引入增量改变的概念来辅助ECAD/MCAD数据交换。

也就是说ECAD和MCAD工具有相同的基线（baseline），基线发生变化，即认为数据发生增量修改，增量数据也可以从CDA工具传送到其它工具。

EDMD的另一功能是加强了设计间的沟通。

设计人员和机器间可以通过注释、接受或拒绝等动作来增强之间的沟通。

例如，当设计被基线化后，设计人员改变了某一个器件的位置，在EDMD架构中，输出这种变化，通过GUI，对修改原因进行注释。

机器预览增量数据，同意变化就输入增量数据，不同意就拒绝输入，并给出拒绝的原因并提供器件新的位置。

设计者预览机器给出的建议，接受或拒绝，如此循环。

DatabaseandMiscEnhancement

DatabaseLocking

之前的版本允许多个设计者同时对一个设计进行编辑，16.5版本增加了锁定设计的功能，即设计人员编辑设计时，PCBEditor生成一个＜design＞.lock文件，直到退出Allegro，打开其他设计文件或新建设计。

如果在编辑过程中其他人员想打开此设计，就会出现警告提示。

点击“是”，仍可以打开设计进行操作，但是在保存时只能另存为一个新设计。

可以在“Setup-UserPreferences”中设置“allegro_nolocking”来取消此功能。

Multi-threadingSupport

支持多线程工作：

DRC更新可利用16位计算单元并行工作。

DBDoctor

DBDoctor中新增了“PurgeUnusedConstraints”功能，即删除设计中没有用到的约束规则。

Downrevto16.3

可以输出为16.3或16.2版本：

“File-export-Downrevdesign”；

Log中列出了删除的属性。

SubclassCharacters

Subclass的字符增加到31位。

SameNetConstraintSetupdate

对于samenetconstraint，默认bylayerDRCmode开启。

SymbolEditor

●  创建封装符号时，可以没有boundary；

●  可以将无电气特性的pin变成有电气特性的pin。

RefreshSymbol

更新符号时新增“resetpinescapes”功能。

ModulesandLockedProperty

生成.mdd文件时，可以添加“locked”属性，当复用模块加载到设计中，也同时连带lock属性。

Techfile

●  输出techfile时，可以依据约束管理器的信息筛选需要输出的内容；

●  支持dcf文件的读/写。

DesignStatus

DesignStatus新增NetShortDRCStatus

Artwork

●  如果当前底片没有包含所有的层面，会发布警告；

●  支持添加空底片；

●  默认RS274X、2.5格式，十进制设计默认十进制输出。

Thieving

在“thieving”命令下option控制面板可以控制via在routekeepin内。

CreateDetail

支持任意层面上creatdetail。

DisplayMeasure

对objects进行“Display-Measure”操作时，会显示网络名。

ShapeCopy

对shape进行复制操作时，保留shape原有的参数。

对“Z-Copy”和“Copytolayers”也支持。

UserDefinedMaskLayers—Mirrorsupport

对自定义的焊盘masklayer也可以进行mirror操作，即从顶层翻转到底层。

PlaceReplicate—SupportforSingleSymbol

允许用户对单个器件的走线进行“replicate”操作，并且可以单独作为一个group进行移动。

PlacementFiles

执行“File-Import-placement”命令时，新增“PlacementOptions”选项。

 16.5版本  

16.3版本

DesignPartitioning

对于分版编辑的PCB设计仍支持placereplicate功能。

PolygonSelect

框选功能可以通过双击鼠标完成操作。

Undo/RedoBuffer

对于“exportidf”“flipdesign”“associativityoff”“associativityon”“del_viaariay”命令，允许undo/redo操作。

ZoomButteninPickDialog

执行“pick”时，输入坐标后，可以选择“zoom”按钮，达到zoomcentor的效果。

NewVariables（新增变量，在“Setup-UserPreferences”中设置。

）

●  “single_via_replace_default”--当执行“Tools-Padstack-Refresh”命令时，允许用户确定某一个via的替代类型。

在“Setup-UserPreferences-Interactive”中设置

●  text_nocompact

●  options_no_enhanced_padentry

●  artwork_arc_round_error--出光绘文件时显示错误的信息

●  testprep_rpt_netnames--在testprep报告中显示网络名

●  allegro_nolocking--编辑设计时不生成.lock文件

NewProperties

●  EMBEDDED_PLACEMENT--器件内嵌属性

●  EMBEDDED_SOFT--布尔属性

●  EMB_VIA_CONNECT_PADSTACK--板级水平的字符串属性

●  EMBEDDED_VIA_KEEPOUT--布尔属性

●  CDS_FSP_PIN_NAME--关于pinname的字符串属性

●  CDS_FSP_PIN_NUMBER--关于pinnumber的字符串属性

●  CDS_FSP_DP_PIN--关于pin的字符串属性

●  CDS_FSP_IO_PIN_PAIR--关于pin的字符串属性

●  CDS_FSP_DIFF_PIN_TYPE--关于pin的字符串属性

●  CDS_FSP_BANK_NAME--关于pin的字符串属性

●  CDS_FSP_VOLTAGE--关于pin的字符串属性

●  CDS_FSP_PIN_TYPE--关于pin的字符串属性

●  CDS_FSP_PIN_STD--关于pin的字符串属性

●  CDS_FSP_PIN_FUNC--关于pin的字符串属性

●  CDS_FSP_CONNECT_INFO--关于pin的字符串属性

ModifiedProperties

●  LOCKED--允许在designlevel添加。

可以给.mdd文件添加。

当.mdd文件导入设计时，具有lock属性，其内部器件不能被编辑

●  BACKDRILL_MAX_PTH_STUB--新版本增加支持via和pin

●  CDS_FSP_NET--支持对pin增加此属性

●  CDS_FSP_INSTANCE_NAME--从FSP_INSTANCE_NAME重命名

●  CDS_FSP_INSTANCE_ID--从FSP_INSTANCE_ID重命名

●  CDS_FSP_IS_FPGA--从FSP_IS_FPGA重命名

●  CDS_FSP_TERMINATION_TYPE--从FSP_TERMINATION_TYPE重命名

●  CDS_FSP_LIB_PART_MODEL--从FSP_LIB_PART_MODEL重命名

DeletedProperties

●  THERMAL_RELIRF

Reports

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