精品eda课程设计之2位十进制四则运算器电路四则运算器x.docx
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精品eda课程设计之2位十进制四则运算器电路四则运算器x
【关键字】精品
《电子设计自动化》
课程设计
题目：
2位十进制四则运算器电路
院（系）信息科学与工程学院
专业通信工程
届别2011级
班级
学号
姓名
任课老师彭盛亮
摘要
本设计是利用EDA技术实现的2位十进制四则运算器，是基于QuartusII7.2软件，利用其强大、直观、便捷和操作灵活的原理图输入设计的功能来完成本次设计的。
此设计利用QuartusII7.2中的EP2C5T144C8芯片来控制整个程序的运行，用七段数码管显示各个输入和输出，用LED灯的亮灭来显示运算模式，而软件部分则是由VHDL语言来编写的，是通过精心的设计和合理的规划而完成的设计。
设计完成后的运算器不仅能实现数据的加减乘除运算，而且还能使数据及其计算结果在数码管上显示出来，能够实现0-99的十进制数字四则运算。
第一章系统设计1
1.1设计要求1
1.2系统设计方案1
第一章系统设计
1.1设计要求
输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果；发光二极管显示运算模式；可调用LPM_MULT及LPM_DIVIDE模块。
1.2系统设计方案
通过分析可知，要完成本次课程设计可以分为三个模块来实现相应的功能，分别是输入模块、计算模块以及输出模块。
其中各个模块的任务要求为：
*输入模块：
输入两个2位十进制数以及运算模式的选择
*计算模块：
根据输入模块的选择完成相应的运算过程
*输出模块：
输出各个输入及计算结果
·方案一：
根据功能和指标要求，计算器电路包括三个部分：
显示电路、输入电路和芯片控制电路。
用七段数码管作为显示电路，各作为输入电路，利用程序输入法将计算器所需的程序写入芯片。
模块图如下：
·方案二：
根据计算器的功能要求，计算器电路可包括四个部分：
选用LED数码管作为显示部分，各按键作为输入部分，运算模块，芯片控制部分。
模块图如下：
1.2.3方案的对比选择
从电路清晰程度来说方案二要优于方案一，因为方案二显示结果清楚明了，比用方案一的准确度更高，而且电路分模块来做，更加清晰，连线相对也比较简单。
所以为了得到更好的结果，我所以选择方案二。
计算模块
1.2.5系统的工作原理
（1）由于要设计的是四则计算器，可以进行四则运算，
则采用七段数码管显示数据和结果。
（2）另外键盘包括两个十进制数输入键、一个模式选择
键，故只需要3个按键即可。
（3）执行过程：
使能端打开后显为示零，等待键入数值，
当键入两个数字，计算器在内部执行数值转换和存储，并等
待键入模式，当再键入模式后将在数码管上显示运算结果。
第二章单元电路设计
2.1输入模块
工作原理：
利用两个100进制的计数器作为数字的输入，通过外接的按键来控制计数器，从而人为的确定输入的数值。
参数计算：
一百进制数输出最高是99，故需7个字节才可能将其包含在内，因此cq的宽度[6..0]。
LED每一位的最高输出为9，故需4个字节才可能将其包含在内，故LED1和LED2的宽度为[3..0]。
2.2加法模块
工作原理：
利用VHDL语言来实现两个2位十进制数的加法，做出一个小加法模块。
又由于其输出结果在0—198之间，故要将此小减法模块将和2个lpmdivide1和2个lpmconstant0相连，从而使得当两个十进制数输入后可以在3个LED数码管上显示最终结果。
参数计算：
输入最高值是99，需7个字节才可能将其包含在内，因此add_in1和add_in2的宽度[6..0]。
输出结果最高值为3位数，且要将其显示在LED灯上，则设置3个输出，可利用LPM_CONSTANT取10，将输出的结果2次模10得到百位数、十位数和个位数。
LED每一位的最高输出为9，故add_out1、add_out2和add_out3的宽度为[3..0]。
2.3减法模块
工作原理：
利用VHDL语言来实现两个2位十进制数的加法，做出一个小减法模块。
又由于其输出结果在-99—99之间，故将此小减法模块将和2个lpmdivide1和2个lpmconstant0相连，从而使得当两个十进制数输入后可以在3个LED数码管上显示最终结果，其中一个LED数码管显示结果的符号，若为负数则符号位出现“F”。
参数计算：
输入最高值是99，需7个字节才可能将其包含在内，因此sub_in1和sub_in2的宽度[6..0]。
所得结果最高值为2位数，且要将其显示在LED灯上，则设置2个数值输出，又由于可能出现结果为负数的情况，故又设一个符号位输出。
可利用LPM_CONSTANT取10，将输出的结果2次模10得到十位数和个位数。
LED每一位的最高输出为9，故sub_out1和sub_out2的宽度为[3..0]。
2.4乘法模块
工作原理：
乘法运算可以直接调用LPM_MULT的模块来实现乘法运算。
又由于其输出结果在0—9801之间，故要将此模块和4个lpmdivide1和4个lpmconstant0相连，从而使得当两个十进制数输入后可以在4个LED数码管上显示最终结果。
参数计算：
输入最高值是99，需7个字节才可能将其包含在内，因此dataa和datab的宽度[6..0]。
所得结果最高值为4位数，且要将其显示在LED灯上，则设置4个数值输出，可利用LPM_CONSTANT取10，将输出的结果4次模10得到千位数、百位数、十位数和个位数。
LED每一位的最高输出为9，故out_mult1、out_mult2、out_mult3和out_mult4的宽度为[3..0]。
2.5除法模块
工作原理：
除法运算可以直接调用LPM_DIVIDE的模块来实现除法运算。
又由于其输出结果在0—99之间，故要将此模块和2个lpmdivide1和2个lpmconstant0相连，可利用LPM_CONSTANT取10，将输出的结果2次模10得到十位数和个位数。
参数计算：
输入最高值是99，需7个字节才可能将其包含在内，因此div_in1和div_in1的宽度[6..0]。
所得结果最高值为2位数，且要将其显示在LED灯上，则设置2个数值输出，可利用LPM_CONSTANT取10，将输出的结果2次模10得到商的十位数和个位数。
LED每一位的最高输出为9，故div_out1和div_out2的宽度为[3..0]。
2.6模式选择模块
工作原理：
由于要在加、减、乘、除四个模式中选择一个进行计算，所以可利用一个四选一的数据选择器来作为模式选择器，通过一个时钟信号来改变改变数据选择器从而控制模式选择。
2.7输出模块
工作原理：
将加、减、乘、除各个模块的输出和模式选择的输出作为输入，以模式选择的输入作为控制信号来控制结果的输出。
参数计算：
该模块的各项输入是由其他模块的输出来决定的，故此模块的参数要和之前的模块参数一一对应。
第三章软件设计
3.1软件设计平台、开发工具和实现方法
在Quartus
平台中用VHDL语言编写各个模块所需要的程序或者调用QuartusII中原有的模块并利用原理图设计方法完成整个设计，借助EDA实验箱进行实验程序的调试和检测。
3.2程序的流程方框图
EN=1,RST=0
3.3实现的功能及程序清单
功能：
作为两个2位的十进制数的输入
程序：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt99is
port（clk,rst,en:
instd_logic;
cq:
bufferstd_logic_vector（6downto0）;
LED1:
outstd_logic_vector（3downto0）;
LED2:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
cout:
outstd_logic）;
endcnt99;
architecturebehavofcnt99is
begin
process（clk,rst,en）
variablecqi:
std_logic_vector（3downto0）;
variablecqii:
std_logic_vector（6downto0）;
variablehi:
std_logic_vector（3downto0）;
begin
ifrst='1'thencqi:
=（others=>'0'）;hi:
=（others=>'0'）;
elsifclk'eventandclk='1'then
ifen='1'then
ifhi<9then
ifcqi<9thencqi:
=cqi+1;
elsecqi:
=（others=>'0'）;
hi:
=hi+1;
endif;
elsehi:
=（others=>'0'）;
endif;
ifcqii<99thencqii:
=cqii+1;
elsecqii:
=（others=>'0'）;
endif;
endif;
endif;
if（cqi=9andhi=9）thencout<='1';
elsecout<='0';
endif;
cq<=cqii;
LED1<=hi;
LED2<=cqi;
endprocess;
endbehav;
功能:
选择运算模式
程序:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYjinzhi4IS
PORT（CLK,RST,EN:
INSTD_LOGIC;
CQ:
OUTSTD_LOGIC_VECTOR（1DOWNTO0）;
COUT:
OUTSTD_LOGIC）;
ENDjinzhi4;
ARCHITECTUREbehavOFjinzhi4IS
BEGIN
PROCESS（CLK,RST,EN）
VARIABLECQI:
STD_LOGIC_VECTOR（1DOWNTO0）;
BEGIN
IFRST='1'THENCQI:
=（OTHERS=>'0'）;ELSIFCLK'EVENTANDCLK='1'THEN
IFEN='1'THEN
CQI:
=CQI+1;
ENDIF;
ENDIF;
IFCQI=0THENCOUT<='1';
ELSECOUT<='0';
ENDIF;
CQ<=CQI;
ENDPROCESS;
ENDbehav;
功能：
进行加运算
原理图：
功能:
进行减法运算
原理图：
功能：
进行乘法运算
原理图：
功能：
进行除法运算
原理图：
功能：
控制输出结果
程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsize_modIS
PORT（mod_sel:
INSTD_LOGIC_vector（1downto0）;
add_out1:
INSTD_LOGIC_vector（3downto0）;
add_out2:
INSTD_LOGIC_vector（3downto0）;
add_out3:
INSTD_LOGIC_vector（3downto0）;
flag:
INSTD_LOGIC;
sub_out1:
INSTD_LOGIC_vector（3downto0）;
sub_out2:
INSTD_LOGIC_vector（3downto0）;
mul_out1:
INSTD_LOGIC_vector（3downto0）;
mul_out2:
INSTD_LOGIC_vector（3downto0）;
mul_out3:
INSTD_LOGIC_vector（3downto0）;
mul_out4:
INSTD_LOGIC_vector（3downto0）;
div_out1:
INSTD_LOGIC_vector（3downto0）;
div_out2:
INSTD_LOGIC_vector（3downto0）;
outmod:
outstd_logic_vector（3downto0）;
outLED1:
outSTD_LOGIC_vector（3downto0）;
outLED2:
outSTD_LOGIC_vector（3downto0）;
outLED3:
outSTD_LOGIC_vector（3downto0）;
outLED4:
outSTD_LOGIC_vector（3downto0））;
ENDsize_mod;
ARCHITECTUREbhvOFsize_modIS
BEGIN
process（mod_sel）
begin
casemod_selis
when"00"=>outmod<="1000";outLED1<=（others=>'0'）;outLED2<=add_out1（3downto0）;outLED3<=add_out2;outLED4<=add_out3;
when"01"=>outmod<="0100";outLED1<=（others=>'0'）;outLED2<=（others=>（notflag））;outLED3<=sub_out1（3downto0）;outLED4<=sub_out2;
when"10"=>outmod<="0010";outLED1<=mul_out1（3downto0）;outLED2<=mul_out2;outLED3<=mul_out3;outLED4<=mul_out4;
whenothers=>outmod<="0001";outLED1<=（others=>'0'）;outLED2<=（others=>'0'）;outLED3<=div_out1（3downto0）;outLED4<=div_out2;
endcase;
endprocess;
endbhv;
第四章系统测试
4.1功能的测试方法、步骤
软件部分：
1、将写好的的程序先进行编译
2、编译通过后，利用波形仿真来观察结果是否正确。
3、采用模式5进行分配管脚后，再进行编译
4、将编译通过的程序下载到EDA实验箱上进行硬件验证。
硬件部分
1、选择模式5进行测试
2、利用多邦线将en接vcc，rst接gnd
3、根据管脚的分配（键1—clk1、键2—clk2，键3—clk3），按键1和键2来改变输入值，按键3改变运算模式。
比如：
当按键1和键2输入38和47，则可在数码管上显示85，按键3改变加法、减法、乘法、除法模式。
当模式为减法时，其结果为“F9”；当模式为乘法时，其结果为1786；当模式为除法模式时，其结果为0.
4.2仪器设备
EDA技术实验箱
PC机（带有quartus软件）
第五章结论
本次设计完成了设计的基本要求，即随机输入两个2位数，可进行该两个数的四则运算并且输出相应的结果。
同时也掌握了用VHDL语言来设计四则运算的基本要求，加深了对软件的了解。
参考文献
潘松，黄继业．EDA技术与VHDL语言.第三版.北京：
清华大学出版社.2011.
附录A电路图图纸
总系统电路图纸
乘法模块电路图除法模块电路图
附录B软件程序
小加法模块程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
entitycal4_addis
port（add_in1,add_in2:
instd_logic_vector（6downto0）;
add_out:
outstd_logic_vector（7downto0））;
endentitycal4_add;
architecturebehofcal4_addis
signala1:
std_logic_vector（7downto0）;
signala2:
std_logic_vector（7downto0）;
signala3:
std_logic_vector（7downto0）;
begin
process（add_in1,add_in2）
begin
a1<='0'&add_in1;
a2<='0'&add_in2;
a3<=a2+a1;
add_out<=a3;
endprocess;
endarchitecturebeh;
小减法模块程序:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
entitysize_subis
port（sub_in1,sub_in2:
instd_logic_vector（6downto0）;
flag:
outstd_logic;
sub_out:
outstd_logic_vector（6downto0））;
endentitysize_sub;
architecturebehofsize_subis
begin
process（sub_in1,sub_in2）
begin
ifsub_in1>sub_in2then
flag<='1';sub_out<=sub_in1-sub_in2;
else
flag<='0';sub_out<=sub_in2-sub_in1;
endif;
endprocess;
endarchitecturebeh;
百进制计数器程序：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycnt99is
port（clk,rst,en:
instd_logic;
cq:
bufferstd_logic_vector（6downto0）;
LED1:
outstd_logic_vector（3downto0）;
LED2:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
cout:
outstd_logic）;
endcnt99;
architecturebehavofcnt99is
begin
process（clk,rst,en）
variablecqi:
std_logic_vector（3downto0）;
variablecqii:
std_logic_vector（6downto0）;
variablehi:
std_logic_vector（3downto0）;
begin
ifrst='1'thencqi:
=（others=>'0'）;hi:
=（others=>'0'）;
elsifclk'eventandclk='1'then
ifen='1'then
ifhi<9then
ifcqi<9thencqi:
=cqi+1;
elsecqi:
=（others=>'0'）;
hi:
=hi+1;
endif;
elsehi:
=（others=>'0'）;
endif;
ifcqii<99thencqii:
=cqii+1;
elsecqii:
=（others=>'0'）;
endif;
endif;
endif;
if（cqi=9andhi=9）thencout<='1';
elsecout<='0';
endif;
cq<=cqii;
LED1<=hi;
LED2<=cqi;
endprocess;
endbehav;
四选一选择器程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYjinzhi4IS
PORT（CLK,RST,EN:
INSTD_LOGIC;
CQ:
OUTSTD_LOGIC_VECTOR（1DOWNTO0）;
COUT:
OUTSTD_LOGIC）;
ENDjinzhi4;
ARCHITECTUREbehavOFjinzhi4IS
BEGIN
PROCESS（CLK,RST,EN）
VARIABLECQI:
STD_LOGIC_VECTOR（1DOWNTO0）;
BEGIN
IFRST='1'THENCQI:
=（OTHERS=>'0'）;
ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THEN
CQI:
=CQI+1;
ENDIF;
ENDIF;
IFCQI=0THENCOUT<='1';
ELSECOUT<='0';
ENDIF;
CQ<=CQI;
ENDPROCESS;
ENDbehav;
输出模块程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsize_modIS
PORT（mod_sel:
INSTD_LOGIC_vector（1downto0）;
add_out1:
INSTD_LOGIC_vector（3downto0）
升级会员 