基于HDL十进制计数显示系统的设计.docx
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基于HDL十进制计数显示系统的设计
基于HDL十进制计数、显示系统的设计
————————————————————————————————作者：
———————————————————————————————— 日期：
ﻩ
**＊*大学
实验报告
课程名称：
FPGA技术
实验名称:
基于原理图的十进制计数器设计
姓 名:
＊＊＊**
学号:
＊＊***
班 级:
电子1202
指导教师:
**＊＊**
*＊***大学＊***学院制
实验二基于HDL十进制计数、显示系统设计
一、实验原理
1、实验内容：
设计具有异步复位、同步使能的十进制计数器, 其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明输入信号：
Clｋ_50m---系统采样时钟ｃlk---－--－待计数的时钟ｃlｒ-----－---异步清零信号，当 ｃlｒ=１,输出复位为0， 当clｒ=0,正常计数ena－--－----－使能控制信号,当ena＝1，电路正常累加计数, 否则电路不工作输出信号：
ｑ[6：
0]-－-------驱动数码管， 显示计数值的个位ｃｏut-－-－－-----－1bit 数据,显示计数值向十位的进位ＣＯM----－----－-共阳级数码管,公共端（接地，参考开发板原理图）3、以自顶向下的设计思路进行模块划分：
整个系统主要设计的模块是:
十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖, 则需要将按键输入的时钟cｌk, 先通过消抖模块消抖后，再输出至后续使用．
1）十进制计数器模块设计输入:
CＬK -------待计数的时钟CLＲ-----－---异步清零信号，当 CＬR＝1, 输出复位为0，当ＣLＲ=０，正常计数ENＡ--－－--－－-使能控制信号，当 ENＡ=1，电路正常累加计数,否则电路不工作输出：
ＳＵM［3:
0］-----－---- 计数值的个位。
即,在CLK上升沿检测到SUＭ=９时，SUＭ 将被置0,开始新一轮的计数。
ＣOUT-------－－－--计数值的十位进位，即:
只有在时钟ＣLK上升沿检测到SUM=9时，COUT 将被置 １，其余情况下COＵＴ＝０;在设计中可以使用 ａｌwayｓ,ｉf－eｌse-if语句实现,设计中注意不要在两个以上的aｌwayｓ模块中对同一个变量进行赋值,否则会产生多重赋值源（multi-sourｃｅ）的问题。
2）数码管显示驱动模块（lｅd.v）输入:
sum[３：
0］---－---待显示的数值输出：
ｏｕt［6:
0]--－-－---－－驱动数码管的七位数值（ 注意下表中 oｕt的对应位）
这是一个组合逻辑电路，可以考虑用 alｗays,或者ａｓsｉgn 语句设计。
3）消抖模块
（1）按键抖动的产生原因:
通常的按键所用开关为机械弹性开关,当机械触点断开、闭合时, 由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。
因而在闭合及断开的瞬间均伴随有一连串的抖动,为了不产生这种现象而作的措施就是按键消抖。
（ ２）本次实验提供的消抖模块简介
电平检查模块：
检测输入的按键是否被按下或者释放，并分别将H2Ｌ_Sｉg,Ｌ2H_Sig 拉高,
并随后拉低,给出按键的操作信息。
ﻫ延时模块：
对输入的信号变化时刻进行计时并观察信号的变换情况， 对输出端口进行恰
当地赋值;
实验资料中将给出消抖模块设计源代码。
对模块的具体设计细节不需理解，消抖模ﻫ块不要求仿真；
4、 扩展内容:
完成四位一体数码管的动态扫描显示。
完成从0-9999 循环计数。
一、实验步骤
1、先建立一个名为ｓhｉyan2的工程，在建立资源“cnt1０”的ＶｅriｌogHDL模型，完了之后，在此窗口下编辑cnｔ10的相关代码；完成以后，进行编译，看代码是否有错，代码截图如下:
Testbｅｎcｈ截图如下：
仿真截图如下：
2、在同一工程下简历灵一资源“led．v”的VｅrilogHDL模型，建好之后,按照所给真值表进行代码编辑，完成之后同样进行编译,看是否出现错误,经过调试后得到正确代码截图如下:
Tｅｓtbｅｎch后截图如下：
并进行仿真：
3、再建立一个消抖模块资源，并将老师所给的代码复制到窗口里，然后将两个子模块程序添加到这个资源下；完成第三部分;
4、最后是顶层模块的设计,建立一个名为“zoｎgdｅ”的资源,将前面三个模块都添加到此资源下,并编写相关代码,截图如下：
5、写好约束文件,建立一个nｅt.ucｆ文件,并将第一行改成实验指导书上所要求的，完成这步之后,由于实验时间有限,后面的就没有完成了。
二、实验结果及分析
仿真结果如下截图所示:
三、实验思考题解答（实验指导书要求的思考题）
1、如何用两个或一个ａｌways实现十进制计数模块?
写出相应代码。
module counteｒ（clk,cｌr,E,C,ｄata_oｕｔ）；
inpｕtclｋ,E;
inｐut cｌr;
outpｕt[3:
0] data_ouｔ；
outpuｔ Ｃ；
reg C;
reg［3:
０]ｄaｔa_out；
ｉnitｉal
begin
C=0;
data_ｏuｔ＝０;
eｎｄ
ａｌｗays@（posedgecｌｋ orposedｇeclｒ）
ｂｅgin
ｉf（clr）
beｇｉn
ﻩdａtａ_out=0;
ﻩ Ｃ=０;
ﻩend
elsｅ
ｂeｇin
iｆ（E）
ﻩbegiｎ
ﻩif（daｔａ＿ｏuｔ<４＇b10０1）
begin
ﻩdata_oｕt=daｔa_out+1;
ﻩC=０;
ﻩend
ﻩelse
ﻩｂeｇｉn
ﻩﻩﻩ dａｔa_oｕt=0;
Ｃ=1;
ｅnd
end
endﻩ
endﻩ
endｍｏdulｅ
2、 如何用 always,或 assiｇｎ实现数码管的驱动设计？
写出相应代码。
mｏdｕlesｅg７（data＿in,data＿oｕt）;
input [3:
0]dａta＿in;
output[6：
0］daｔa_out;
rｅg［6:
0]ｄatａ_out;
ａlｗays@（data_in）
beｇiｎ
ｄata_oｕt=7'ｂ11111１１；
cａse（data_in）
4'b0０00:
ｄata_ｏuｔ＝7'b0111１11；
4＇ｂ0001:
data_out=7'ｂ000０1１0;
4'b0010:
ｄata_out=７'ｂ1011０11;
4'b0011:
ｄata＿ｏut＝7＇ｂ10011１1；
4'b0１00：
datａ_ｏｕｔ=7'b１1001１0；
４'b0101:
dａｔａ＿ｏut=7＇ｂ11０1101;
4'b01１０:
ｄata＿oｕｔ=7＇b11１1101;
４'b0１１1:
data_out=7＇ｂ000011１;
4'b１０00:
ｄatａ_ｏｕｔ＝７＇b111111１;
4'b１００1:
ｄata_out=7＇ｂ1101111；
4'ｂ1010:
data_ｏｕｔ=7＇ｂ1110１11;
４'b１０11:
daｔa_ｏut=7'b1111100;
4＇b1100:
datａ＿out＝7'b０111001;
4'b1101:
ｄaｔａ_ｏuｔ＝7'ｂ１01111０;
4'b11１0:
dａta_out=7＇b１111０01；
4'b1111:
ｄａta_ouｔ=７'ｂ1１10001;
ｄeｆaｕlｔ;
ﻩenｄｃaｓe
enｄﻫ3、比较实验一与实验二的实验过程，说明原理图输入法与HＤL输入法的不同的应用环境。
通过两次实验对ＦPGＡ及ISE工具的学习，认识到:
原理图输入法繁琐、效率低,一般只应用于小系设计或复杂系统的顶层模块连接。
引荐描述语言HＤL，适用于复杂系统设计要求的输入方式，可以有效的表达、传达设计者的设计意图，快速实现作者的设计思想。
４、 CHIPＳCＯPE调试和仿真有何区别？
前者是对代码当中出现的错误进行检查,重点在过程;而后者则是一种虚拟的结果的分析。
四、体会
这次实验虽然和第一次实验的题目都一样,但区别在于前者是通过电路原理图来实现,而这次实验室靠编写代码来实现同样的功能。
我觉得写代码要更难一些,但是很能锻炼我们,在自己编写的过程中，我们队理论课上老师讲的一些语法规则，语句等的使用,都有了更深入的了解和认识,而且在对仿真结果的分析，更能结合这个模块要实现的功能来进行分析，但不足的是,每次都不能把握时间将代码下载到硬件里，希望下次能有所改变。
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